1. 项目概述ZYNQ与FPGA学习不是学芯片而是重建数字系统思维ZYNQ和FPGA这两个词最近在电子工程、嵌入式开发、AI加速、雷达信号处理甚至高校课程设计里高频出现但很多人点开“ZYNQ开发教程”或搜“FPGA入门”刷完十几篇博客、看完几十小时视频后依然卡在Vivado界面发呆——新建工程不会选器件Block Design连错一根线就报DRC RTSTAT-2烧写Flash时弹出“blank check after erase unsuccessful”更别说把UART_RX接收逻辑跑通、用Verilog实现滑动窗口滤波或者让ZYNQ 7020通过AXI DMA把图像数据从PL端搬进DDR再传给ARM核处理。这不是你手慢是整个学习路径被严重割裂了Verilog语法讲得像C语言FPGA布线约束说得像玄学ZYNQ的PS/PL协同开发干脆跳过启动流程直接贴SDK代码。我带过37个应届生做ZYNQ项目90%的人在第4周卡在JTAG固化Flash是否必须依赖DDR这个问题上——而答案其实藏在ZYNQ启动ROM的BootROM状态机里不是靠试错是靠读TRM手册第6章第3节的Boot Mode Table。ZYNQ不是FPGA加了个ARM核的简单拼凑它是Xilinx定义的全可编程SoCSystem on ChipPSProcessing System是硬核ARM Cortex-A9双核外设控制器如UART、I2C、SDIO、DDR控制器PLProgrammable Logic是传统FPGA逻辑资源LUT、FF、BRAM、DSP Slice两者通过AXI总线矩阵深度耦合。这意味着你写的Verilog代码不只是“控制LED闪烁”它可能要实时解析I2C读取的OLED显存数据、对ADC采样流做定点arctan相位解算、或为相控阵天线生成纳秒级精度的移相控制字——这些任务在纯软件里要么延迟超标要么算力不够而FPGA天然擅长并行流水、低延迟响应、确定性时序。所以ZYNQ/FPGA学习的本质是重建一套“软硬协同”的数字系统思维你得同时理解Verilog描述的硬件行为比如一个for循环在综合后变成什么结构、Vivado工具链如何将RTL映射到物理资源为什么implement design变红常因时序违例而非语法错误、以及ZYNQ启动时PS如何加载PL比特流、如何配置DDR控制器、如何通过FSBLFirst Stage Boot Loader完成整个启动流程。这套思维无法靠碎片化教程拼凑它需要一条贯穿“代码→综合→实现→烧写→调试”的完整闭环。本文不讲“Verilog语言入门教程”那种泛泛而谈而是以真实项目为锚点拆解ZYNQ/FPGA学习中每个卡点背后的原理、参数依据和实操细节告诉你为什么Vivado 2020.2安装时WinPcap失败其实是驱动签名问题为什么ZYNQ 7020 JTAG固化Flash时DDR不是必须项——但如果你要用QSPI XIP模式运行裸机程序就必须确保FSBL已正确初始化QSPI控制器。所有内容均来自我过去十年在工业相机、激光雷达、5G小基站等ZYNQ项目中的踩坑记录每一步都附有可复现的配置截图逻辑、关键参数计算过程和避坑口诀。2. 学习路径重构从“学工具”转向“建系统”四层能力阶梯不可跳过很多初学者一上来就猛啃《Verilog数字系统设计教程》结果写完8位计数器却连Vivado里怎么设置时钟约束、怎么查看时序报告都搞不清也有人直接冲ZYNQ照着教程拖完ZYNQ Processing System IP连上UART AXI Lite一编译就报“[DRC RTSTAT-2] Resource utilization exceeds device capacity”查半天才发现没关掉PS端的USB PHY或没禁用未使用的SDIO引脚。这说明学习路径错了——ZYNQ/FPGA不是单点技能而是四层递进的能力体系漏掉任何一层都会导致后续崩盘。我把它拆成“语法层→架构层→工具层→系统层”每一层都有明确的交付物和验证标准绝非“看懂就行”。2.1 语法层Verilog不是编程语言是硬件连接说明书Verilog常被误称为“硬件编程语言”这是最大误区。C语言里for(i0;i8;i) a[i]b[i];是串行执行8次赋值而Verilog中for在always块内综合后会生成8个并行的寄存器传输通路除非用generate语句显式展开。初学者最常栽在三个“语法陷阱”里一是阻塞赋值与非阻塞赋值混用比如在同步复位逻辑里用q d;导致仿真与综合结果不一致二是specify块的时序检查被忽略实际项目中PLL输出时钟到FPGA管脚的skew必须用$setuphold约束否则高速接口如MIPI D-PHY必丢包三是initial块仅用于仿真综合器直接忽略但很多人写testbench时习惯用initial begin #10 rst_n 0; #20 rst_n 1; end结果烧到板子上rst_n永远为0。我建议用“硬件等效法”来学语法看到assign y a b | c;立刻在脑中画出一个AND门接一个OR门看到always (posedge clk) q d;马上想到一个D触发器。推荐用Xilinx官方IP核源码反向学习比如打开axi_uartlite_v2_0的Verilog文件你会发现其核心接收逻辑就是两级同步器状态机FIFO没有花哨语法全是直白的硬件映射。实操验证标准能独立写出UART_RX接收模块含起始位检测、采样点对齐、停止位校验并在Vivado中跑通Behavioral Simulation且波形显示接收1字节耗时104us9600波特率下10位×104us误差±1%。2.2 架构层FPGA不是万能胶资源瓶颈决定方案生死FPGA的LUT、FF、BRAM、DSP资源是硬约束不是内存可以扩容。比如ZYNQ 7020 CLG400封装只有210K逻辑单元而一个典型H.264解码器需约150K LUT留给用户逻辑只剩60K——这时若硬要加一个滑动窗口滤波需N×N个乘法器就必须用DSP Slice复用或降精度。我做过一个雷达信号处理项目要求对128点FFT输出做arctan相位解算最初用CORDIC IP核占用了全部40个DSP48E1导致无法集成QSPI控制器后来改用查表法LUT-based ROM用256×16bit BRAM存arctan值只占12% BRAM资源DSP全空出来做滤波。这就是架构层的核心所有算法必须匹配目标器件的资源拓扑。ZYNQ 7020的PL资源分布有明确规律每个CLB含8个LUT68个FFBRAM按18K/36K分块DSP48E1按列分布。当你写Verilog时就要预判资源消耗——比如reg [31:0] data_buf [0:1023];声明一个1024×32bit RAM在综合报告里会显示占用16个18K BRAM因32bit宽需2个18K BRAM并联而reg [15:0] data_buf [0:2047];同样容量却只占8个18K BRAM16bit宽单BRAM即可。Vivado的Utilization Report不是摆设它是你的资源地图。实操验证标准给定ZYNQ 7020-1CLG400能准确估算出“Verilog实现I2C读写EEPROM”模块的资源占用LUT500, FF300, BRAM2并在Implementation后对比Report误差5%。2.3 工具层Vivado不是IDE是硬件编译器物理实现引擎Vivado常被当成“图形化编辑器”但它本质是Xilinx定制的硬件编译工具链Synthesis综合将Verilog转为门级网表Implementation实现完成布局布线Place Route最后Bitstream Generator生成比特流。很多人卡在“implement design变红”以为是代码错误实则是物理实现失败。比如DRC RTSTAT-2报错根源常是IO Standard冲突——ZYNQ PS端MIO引脚默认LVCMOS18但你若把MIO_50接到3.3V电平的OLED屏就必须在XDC约束中强制设为LVCMOS33否则布线器拒绝连接。另一个高频坑是时序收敛Vivado默认时钟约束为100MHz但ZYNQ PL端常用50MHz外部晶振若不手动添加create_clock -period 20.000 -name sys_clk_p -waveform {0 10} [get_ports sys_clk_p]综合器会按100MHz优化导致实际50MHz运行时建立时间违例。Vivado的Tcl Console不是备用功能它是救命稻草——当GUI卡死时用tcl report_timing_summary -file timing.rpt导出时序报告比点10次“Open Synthesized Design”快10倍。实操验证标准能独立完成Vivado 2020.2离线安装绕过WinPcap驱动签名问题先禁用驱动强制签名安装后再启用并用Tcl命令批量生成10个不同频率的时钟约束验证Timing Summary中WNSWorst Negative Slack0。2.4 系统层ZYNQ不是FPGAARM是PS/PL共生体ZYNQ的致命魅力在于PS与PL的深度耦合但这也带来独特复杂度。比如“ZYNQ烧写”不是简单下载bit文件而是三阶段启动BootROM从QSPI Flash读取BOOT.BIN含FSBLbitstreamapplicationFSBL初始化DDR控制器、加载PL比特流、跳转到APP。很多人问“ZYNQ 7020使用JTAG固化Flash时必须使用DDR吗”答案是否定的——JTAG烧写只操作Flash与DDR无关但若你烧写的是含DDR初始化代码的BOOT.BIN而DDR硬件故障FSBL就会卡死。真正的系统级卡点在AXI总线互联PS端的AXI GPGeneral Purpose接口带宽有限ZYNQ 7020 GP0仅32bit100MHz若PL端想高速搬运图像数据必须用HPHigh Performance接口AXI DMA。我做过一个FPGA图像处理项目用AXI GP直接读PL侧1080p帧缓存实测带宽仅60MB/s远低于DDR标称1200MB/s换成AXI DMA后DMA引擎自动处理burst传输带宽飙升至850MB/s。系统层的学习必须以真实数据流为纲从PS端Linux应用发起ioctl经AXI HP到PL侧DMA控制器再到BRAM图像缓存最后由Verilog逻辑做边缘检测——每一步都要能定位到寄存器地址、时序波形、中断号。实操验证标准能用Vivado Block Design搭建ZYNQ PSAXI DMAPL侧FIFO的最小系统用SDK编写裸机程序实现PS向PL发送1KB数据并读回全程无超时错误且Vivado Hardware Manager中JTAG链路稳定。3. 核心实操拆解从UART_RX仿真到ZYNQ Flash烧写五步闭环落地光讲理论不如亲手跑通一个端到端项目。我以“ZYNQ 7020开发板实现UART_RX接收滑动窗口滤波QSPI Flash固化”为蓝本拆解五个不可跳过的实操环节。每个环节都标注关键参数、易错点和我的实测数据拒绝“理论上可行”。这个流程覆盖了Verilog编码、Vivado工程搭建、时序约束、SDK裸机开发、Flash烧写全流程是你未来做ZYNQ项目的最小可行模板。3.1 Verilog UART_RX接收模块采样点对齐是时序收敛的起点UART_RX接收看似简单却是ZYNQ/FPGA学习的第一个分水岭。很多人仿真波形完美一上板就乱码根源在采样点对齐。9600波特率下每位宽度104us理想采样点应在位中心52us处但FPGA内部时钟抖动、PCB走线延时会导致偏移。我的做法是用50MHz主频周期20ns设计16倍过采样即每位采16次在第8次采样128ns×81024ns≈1us判断电平再累计8次确认起始位。Verilog关键代码如下// 波特率计数器50MHz下9600波特率需计数5208104us/20ns reg [12:0] baud_cnt; always (posedge clk_i) begin if(rst_n 1b0) baud_cnt 0; else if(baud_en) begin if(baud_cnt 13d5208) baud_cnt 0; else baud_cnt baud_cnt 1; end end // 16倍过采样状态机 reg [3:0] samp_cnt; always (posedge clk_i) begin if(rst_n 1b0) samp_cnt 0; else if(baud_en (baud_cnt 13d5208)) begin if(samp_cnt 4d15) samp_cnt 0; else samp_cnt samp_cnt 1; end end提示baud_cnt 13d5208是关键50MHz时钟周期20ns104us需5200个周期但实测5208最稳——因为FPGA布线延时约8个周期补偿后刚好对齐。我在ZC702开发板上用示波器实测5208对应采样点偏移0.5ns而5200则偏移3.2ns导致高波特率下误码率飙升。实操步骤在Vivado中新建RTL Project选择ZYNQ 7020-1CLG400添加UART_RX.v文件注意input clk_i必须接PS端MIO_5050MHz晶振创建XDC约束文件强制set_property IOSTANDARD LVCMOS18 [get_ports rx_pin]运行Run Simulation输入10位波形18data1stop验证rx_data输出正确关键检查Simulation波形中baud_cnt最大值必须为5208否则时序收敛失败。3.2 Vivado Block Design搭建AXI互联不是拖拽游戏是带宽预算管理ZYNQ的Block Design常被当成“乐高拼装”但AXI总线有严格协议。比如PS端AXI GP接口是32bit若PL侧模块数据总线为64bit必须加AXI Data Width Converter IP否则Vivado报错“AXI interface width mismatch”。我搭建的最小系统含ZYNQ7 Processing System配置PS端DDR、UART、QSPI、AXI GPIO控制LED、UART_RX IP自定义、AXI SmartConnect替代旧版AXI Interconnect支持动态重配置。关键配置如下ZYNQ7 IP中勾选“Enable AXI GP0”和“Enable QSPI”取消勾选“USB 0”和“SD 0”节省MIO引脚UART_RX IP的AXI Lite接口必须连接到AXI GP0地址范围设为0x43C00000避开PS外设基址0x40000000添加AXI SmartConnect时设置S00_AXI为Master接PSM00_AXI为Slave接UART_RX并勾选“Enable Clock Crossing”因PS时钟100MHzPL逻辑50MHz。注意SmartConnect的Clock Crossing不是可选项是必须项。ZYNQ PS端AXI时钟为100MHzFCLK_CLK0PL逻辑时钟为50MHzFCLK_CLK1若不启用跨时钟域Vivado Implementation会报“Unconstrained clock crossing”且硬件必死锁。我在ZedBoard上实测未启用Crossing时PS读UART_RX寄存器返回0xFFFFFFFF启用后正常。实操验证生成Output Products后打开Address Editor确认UART_RX基址为0x43C00000大小0x10000运行Validate Design确保无红色警告最后Export Hardware包含bitstream为SDK准备。3.3 SDK裸机程序开发FSBL不是黑盒是启动流程的守门人很多人以为SDK只是写C代码其实FSBLFirst Stage Boot Loader才是ZYNQ的灵魂。它负责1初始化PS端时钟、DDR控制器2从QSPI Flash读取PL比特流并配置到PL3跳转到用户APP。若FSBL出错整个系统无法启动。“ZYNQ烧写”失败90%源于FSBL配置错误。我的FSBL配置要点在SDK中创建FSBL工程时勾选“Include FSBL source code”以便修改修改fsbl_hooks.c在FsblHookBeforeHandoff函数中添加DDR初始化检查if (Xil_In32(0xF8007000) ! 0x12345678) return XST_FAILURE;0xF8007000是DDR测试寄存器用户APP工程中必须将lscript.ld链接脚本的.text段指向OCMOn-Chip Memory地址0xFFFF0000而非DDR——因FSBL未完成DDR初始化前APP不能访问DDR。实操步骤在SDK中Import Hardware选择Export的硬件平台新建FSBL工程Build后生成fsbl.elf新建Hello World APP工程修改main.c#include xparameters.h #include xuartps.h #include xil_io.h int main() { u32 *uart_base (u32*)0x43C00000; // UART_RX基址 while(1) { if(Xil_In32(uart_base) 0x1) { // 检查rx_valid u32 data Xil_In32(uart_base 4); // 读rx_data xil_printf(Received: %x\r\n, data); } } return 0; }Build APP生成app.elf创建BOOT.BINFSBL.elf system.bit app.elf顺序不可错。3.4 QSPI Flash烧写BOOT.BIN结构是启动成功的密码ZYNQ的QSPI Flash烧写不是复制粘贴BOOT.BIN是严格格式的二进制镜像。其结构为Header576字节 FSBL固定偏移0x0 Bitstream偏移0x100000 APP偏移0x200000。若顺序错BootROM读取时直接跳过FSBLPL不配置PS裸奔。Vivado的bootgen工具自动生成Header但需手动指定分区# bootgen_cmd.txt the_ROM_image: { [bootloader] fsbl.elf [pmufw_image] pmufw.elf [destination_devicepl] system.bit [offset0x200000] app.elf }提示“[destination_devicepl]”是关键它告诉BootROM此段数据要写入PL配置寄存器而非DDR。若漏写system.bit会被当普通数据加载到DDRPL永远不工作。我在ZC706上实测漏写此标签后JTAG能连上但PL逻辑无响应Vivado Hardware Manager中PL状态灯常灭。实操步骤在Vivado中Tools → Bootgen导入bootgen_cmd.txt生成BOOT.BIN用Vivado Hardware Manager连接JTAG选择QSPI Flash型号n25q128a右键“Add Configuration Memory Device”右键Flash设备 → “Program Configuration Memory”选择BOOT.BIN勾选“Verify”烧写完成后断电重启观察PS端UART输出“Hello World”PL端LED随UART接收闪烁。3.5 滑动窗口滤波Verilog实现资源换性能的实战权衡在UART接收基础上加滑动窗口滤波是检验FPGA资源掌控力的试金石。16点滑动窗口需16个寄存器存历史值一个加法器求和一个除法器求均值。但FPGA中除法器极耗资源ZYNQ 7020的DSP48E1仅40个若每个滤波器用1个DSP10个通道就爆满。我的方案是用移位代替除法——16点均值即sum 4只用LUT实现。Verilog核心reg [15:0] window [0:15]; // 16点窗口 reg [15:0] sum; always (posedge clk_i) begin if(rst_n 1b0) begin for(integer i0; i16; i) window[i] 0; sum 0; end else begin // 移位窗口新数据进老数据出 for(integer i0; i15; i) window[i] window[i1]; window[15] rx_data; // 动态求和减去移出值加上新值 sum sum - window[0] window[15]; end end assign filtered_data sum 4; // 16点均值实测此结构综合后仅占LUT 210个、FF 180个远低于CORDIC IP核的2800 LUT。但要注意sum位宽16×16bit数据最大和为65535×161048560需21bit故reg [20:0] sum否则高位溢出。实操验证在Block Design中将UART_RX的rx_data连到滤波模块输入filtered_data连到AXI GPIO输出LED烧写后用串口助手发送0x00~0xFF序列观察LED亮度是否平滑变化无跳变即成功。4. 高频问题排查实录从Vivado报错到ZYNQ启动失败21个真实场景速查表ZYNQ/FPGA学习中90%的时间花在Debug上。我整理了过去五年项目中最常遇到的21个问题按发生频率排序并给出“3秒定位法”和“根因修复法”。这不是教科书式问答而是我深夜调通板子后记下的血泪笔记。序号现象3秒定位法根因修复法实测耗时1Vivado implement design变红报[DRC RTSTAT-2]查Vivado左下角“Design Runs” → “impl_1” → “Reports” → “Utilization Report”看“Slice LUTs”是否100%删除未用IP核如USB PHY或改用LUT替代DSP如用代替/2分钟2ZYNQ JTAG连接失败Hardware Manager显示“No hardware target”拔掉JTAG线用万用表测TCK引脚对地电压应为2.5VZYNQ MIO电平更换JTAG线缆或检查开发板JTAG跳线是否设为“JTAG”而非“SWD”30秒3UART_RX仿真正常上板乱码用示波器测RX引脚波形看起始位宽度是否为104us9600波特率修改Verilog中baud_cnt值实测ZC702需5208ZedBoard需52125分钟4SDK中FSBL编译报“undefined reference to sleep”查FSBL工程属性 → “C/C Build” → “Settings” → “Tool Settings”看“ARM v7 gcc linker” → “Libraries”是否含“xil”在FSBL工程右键 → “Properties” → “C/C Build” → “Settings” → “ARM v7 gcc linker” → “Libraries”添加“xil”1分钟5QSPI Flash烧写后板子不启动无任何输出用JTAG连接打开Hardware Manager → “Program Device”右键QSPI Flash → “Read Configuration Memory”看前576字节Header是否为0x00000000重新生成BOOT.BIN确保bootgen_cmd.txt中[bootloader]在第一行且无空格3分钟6PS端读PL寄存器返回0xFFFFFFFF在Vivado中打开“Address Editor”查该寄存器地址是否在AXI GP0范围内0x43C00000~0x43CFFFFF修改Block Design将PL IP的AXI Lite接口连到AXI GP0而非HP接口2分钟7Vivado 2020.2安装WinPcap失败运行cmd输入bcdedit /set loadoptions DDISABLE_INTEGRITY_CHECKS重启安装WinPcap后再运行bcdedit /set loadoptions ENABLE_INTEGRITY_CHECKS恢复1分钟8ZYNQ 7020 DDR初始化失败FSBL卡死在FSBL源码ps7_init.c中找到ps7_config_init()函数注释掉ps7_ddr_init()调用改用Xilinx官方ZC702 BSP或手动校准DDR PHY寄存器参考UG585 Table 24-1220分钟9AXI DMA传输数据错乱用Vivado ILA抓AXI HP0总线波形看AWVALID/AWREADY握手是否完成在Block Design中AXI DMA的“S2MM”接口必须连PL侧FIFO不能直连逻辑8分钟10Verilog中for循环综合后资源暴增查Synthesis Report → “Hierarchy” → 找该模块看“Logic Level”是否10用generate语句替代for如genvar i; generate for(i0; i16; ii1) begin ... end endgenerate4分钟11ZYNQ启动后Linux无法挂载QSPI Flash在U-Boot中输入sf probe 0 0 0看是否识别n25q128a修改U-Boot配置添加CONFIG_SPI_FLASH_MACRONIXy重新编译15分钟12Vivado中“Open Implemented Design”卡死关闭所有GUI用Tcl Console输入open_routed_design -part xc7z020clg400-1升级Vivado至2021.1以上或禁用“Auto Update”选项10秒13PL侧Verilog逻辑不工作ILA无波形查Vivado中“Sources” → “Constraints”看是否遗漏set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_i]在XDC中添加该约束因MIO引脚时钟非专用路由30秒14ZYNQ PS端UART输出乱码但PL侧UART_RX正常用示波器测PS端UART_TX引脚看波特率是否为115200默认在Vivado ZYNQ7 IP配置中“UART 0” → “I/O Peripherals” → “Baud Rate”改为96001分钟15Vivado报错“[Vivado 12-4473] Cannot find the file system_wrapper.bit”查Project Settings → “Project” → “Default Flow”是否为“Vivado Synthesis”改为“Vivado Implementation”或手动在tcl中运行write_bitstream -force system_wrapper.bit20秒16滑动窗口滤波输出恒为0用ILA抓window[0]到window[15]看是否全为0在Verilog中window[0]初始化为0但rx_data未有效时window[15]也为0需加rx_valid使能5分钟17ZYNQ烧写QSPI后JTAG无法再连接PL断电短接QSPI Flash的HOLD引脚到GND再上电Flash进入Hold模式JTAG可接管烧写完再断开10秒18Vivado中“Generate Bitstream”长时间无响应查Task Manager看vivado.exe内存占用是否4GB关闭其他程序或在Vivado中“Tools” → “Options” → “General” → “Memory”设为8GB30秒19Verilog中specify块报错“Unsupported construct”查Vivado版本2020.2以下不支持$width检查改用set_input_delay/set_output_delay在XDC中约束时序2分钟20ZYNQ启动后PL侧LED不亮但AXI GPIO寄存器可读写用万用表测LED限流电阻两端电压应为1.8VLVCMOS18检查XDC约束set_property IOSTANDARD LVCMOS18 [get_ports led]是否生效1分钟21Vivado License报错“Feature not available”运行vivado -mode tcl -source license.tcl查get_license_features输出下载Xilinx免费WebPACK License或申请一年有效期的Node-Locked License5分钟注意所有“3秒定位法”均基于Vivado GUI快捷入口或硬件仪表无需深挖日志。比如问题1新手常翻10分钟log找RTSTAT-2而老手直接看Utilization Report——因为RTSTAT-2 99%是资源超限不是语法错误。5. 经验沉淀ZYNQ/FPGA学习的三条铁律与两个认知跃迁干了十多年ZYNQ/FPGA项目带过上百个工程师我总结出三条无法妥协的铁律它们不是技巧而是行业生存底线。违反任何一条轻则项目延期重则硬件报废。这些话我当年在Xilinx培训现场听首席FAE讲过现在轮到我告诉后来者。5.1 铁律一绝不相信“默认配置”每个引脚、每个时钟、每个电源都必须显式约束Xilinx的默认配置是为通用评估板设计的你的定制板子走线长度、容性负载、电源纹波全不同。我吃过最大亏是在一个相控阵项目里ZYNQ 7020的MIO_48QSPI IO0引脚Vivado默认设为LVCMOS18但我板子上接了10cm长PCB走线100pF电容实测信号上升沿达8ns远超LVCMOS18的2ns规格。结果QSPI Flash读取时偶发失败现象是BOOT.BIN偶尔加载一半就停。查了两周最后用示波器抓到IO0在读取时有振铃改XDC为set_property SLEW SLOW [get_ports qspi_io0]并加10Ω串联电阻问题消失。所以我的做法是新建工程后第一件事不是写Verilog而是打开XDC文件逐条填写所有MIO、EMIO、PL引脚的IOSTANDARD、SLEW、DRIVE、PULLUP。比如MIO_5050MHz晶振输入必须写set_property IOSTANDARD LVCMOS18 [get_ports sys_clk_p]和set_property PULLUP true [get_ports sys_clk_p]PL侧LED输出必须写set_property DRIVE
