1. 从一根线说起DP电路设计到底在解决什么问题很多人第一次接触DP电路设计是因为遇到了一个很具体的场景笔记本通过Type-C口外接显示器画面能出来但分辨率上不去或者音频死活传不过去又或者显示器休眠唤醒之后信号就再也回不来了。这些问题看起来是“线的问题”或者“驱动的问题”但根子上往往出在DP接口的硬件电路设计上。DP全称DisplayPort是目前主流的高清音视频传输接口标准之一。和HDMI相比DP在PC领域、显示器领域、VR设备领域的渗透率非常高尤其是在高刷新率、高分辨率、多屏串联这些场景下DP的带宽优势和拓扑灵活性比HDMI更明显。但很多硬件工程师在做原理图的时候对DP接口的电路设计重视不够觉得“不就是几对差分线嘛连上就行”结果板子打回来一测眼图一塌糊涂AUX Channel通信失败HPD信号抖动各种问题层出不穷。这篇文章面向的是正在做或者准备做DP接口硬件设计的工程师包括主板设计、显卡设计、扩展坞设计、显示器驱动板设计等方向。我会从电路设计的整体思路讲起把DP接口的引脚定义、差分对布线要求、AUX Channel电路、HPD信号处理、电源设计、ESD防护、以及和HDMI的对比选型这些核心内容全部拆开讲清楚。不管你是刚入行的硬件新人还是做了几年但一直没系统梳理过DP设计的老手这篇内容都值得你花时间看完。需要提前说明的是DP标准本身有多个版本——DP 1.1、1.2、1.3、1.4、2.0不同版本对电路设计的要求差异很大。DP 1.2和1.4是目前产品设计中最常见的两个版本前者支持4K60Hz后者支持4K120Hz甚至8K60Hz配合DSC。我下面的内容会以DP 1.4为主来展开因为这是当前中高端产品的主流选择同时也会提到DP 1.2的设计要点方便你做降本方案时参考。2. DP接口信号定义与核心电路模块拆解2.1 DP接口的引脚定义与信号分类做电路设计的第一步是把接口的引脚定义吃透。DP接口有标准DP和Mini DP两种物理形态但信号定义是一样的。标准DP接口是20 pinMini DP也是20 pin只是物理尺寸不同。很多人容易把Mini DP和雷电接口搞混其实雷电3/雷电4在物理形态上用的是Type-C只是协议层面兼容了DP Alt Mode这是两回事。DP接口的20个引脚按功能可以分成几大类主链路差分对Main Link4对差分线分别是Lane 0到Lane 3的正负端。这是传输音视频数据的核心通道。DP 1.4的每对差分线速率是8.1 GbpsHBR3模式4对加起来就是32.4 Gbps的有效带宽。AUX Channel差分对1对差分线AUX CH和AUX CH-。这是DP的“管理通道”用来读取显示器的EDID信息、协商链路速率、做链路训练等。AUX Channel的速率是1 Mbps虽然慢但极其重要它挂了整个DP链路就起不来。HPDHot Plug Detect热插拔检测信号。显示器插上之后HPD拉高源端才知道有设备接入然后开始走AUX Channel的通信流程。电源引脚DP接口上有3.3V的DP_PWR引脚给显示器端的EDID芯片或者转换芯片供电。注意这个3.3V的电流能力有限标准要求至少500mA实际设计要看你的负载。地引脚多个GND引脚保证回流路径和屏蔽效果。这里要特别提醒一点DP接口的引脚排列不是随便定的差分对的相邻引脚分配直接影响到PCB布线的难易程度和信号完整性。你在画原理图符号的时候一定要按照标准引脚定义来不要自己随意调整顺序否则到了PCB布线阶段会发现差分对交叉严重根本走不出来。2.2 主链路差分对的电气特性要求DP的主链路差分对是电路设计中要求最高的部分。DP 1.4在HBR3模式下每对差分线的数据速率是8.1 Gbps这个速率下PCB走线已经不是简单的“连通就行”了必须当成射频信号来处理。几个关键的电气参数你必须心里有数差分阻抗100欧姆允许±10%的偏差。这意味着单端阻抗大约是50欧姆。很多人在做叠层设计的时候只关注了单端50欧姆忘了差分对之间的耦合会影响差分阻抗结果实测出来差分阻抗只有85欧姆或者115欧姆眼图直接废掉。插入损耗在4 GHz频率下整个通道的插入损耗要控制在-3 dB以内具体数值看你的链路预算。这个损耗包括PCB走线损耗、连接器损耗、线缆损耗。如果你用的是普通的FR-4板材走线长度超过10厘米损耗就会很可观。回波损耗要控制在-10 dB以下。回波损耗差说明阻抗不连续信号反射严重眼图会闭合。差分对内的偏斜同一对差分线正负两根线的长度差要控制在5 mil以内。超过这个值差分信号就会变成共模信号EMI辐射增加抗干扰能力下降。这些参数不是理论值是你在做PCB设计时必须通过叠层计算和布线规则来保证的。我见过太多项目原理图没问题BOM没问题就是PCB布线的时候差分对没走好最后眼图测试过不了只能改板。2.3 AUX Channel电路的设计要点AUX Channel是DP电路设计中最容易被忽视、但出问题最多的部分。它的速率只有1 Mbps很多人就觉得“这么慢随便连一下就行了”结果就是链路训练失败显示器点不亮。AUX Channel是差分信号但它的电气特性和主链路完全不同。它是双向半双工通信源端和 sink 端都可以发起通信。AUX Channel的差分摆幅是0.4V到1.4V之间比主链路小很多。它的电路设计有几个关键点第一电平转换。很多主控芯片的AUX Channel电平是1.8V或者1.2V而DP接口侧要求的是3.3V电平。这时候就需要加电平转换芯片或者用分立MOS管搭电平转换电路。我建议直接用专用的电平转换芯片比如带自动方向控制的型号比分立方案稳定得多。第二上拉电阻。AUX Channel的差分线上需要加上拉电阻通常是100K欧姆上拉到3.3V。这个电阻的作用是保证空闲状态下差分线处于确定的高电平避免浮空导致误触发。电阻的精度要求不高但阻值不能太小否则会增加功耗也不能太大否则上升沿会变缓。第三走线要求。虽然AUX Channel速率低但它和主链路差分对通常走在同一层或者相邻层。如果AUX Channel的走线太长、太细或者和主链路之间的间距不够主链路的高速信号会耦合到AUX Channel上导致AUX通信误码。我的经验是AUX Channel的走线长度尽量控制在主链路走线长度的1.5倍以内并且和主链路差分对保持至少3倍线宽的间距。第四保护电路。AUX Channel直接连接到接口引脚是ESD的高危区域。必须加ESD保护器件而且要选结电容小的型号一般要求结电容小于1 pF否则会影响信号质量。2.4 HPD信号与电源电路的配合逻辑HPD信号是DP接口的“开关”。显示器插入时HPD从低变高源端检测到这个上升沿之后才会去读EDID、做链路训练。如果HPD电路设计有问题整个流程都走不下去。HPD信号的电路设计要注意几点电平匹配HPD信号在DP标准里是3.3V电平但很多主控芯片的GPIO是1.8V或者1.2V。需要做电平转换或者用电阻分压。分压方案成本低但要注意分压后的高电平要满足主控芯片的VIH要求低电平要满足VIL要求。去抖HPD信号在插拔瞬间会有抖动如果不做去抖处理主控可能会误判为多次插拔。可以在HPD信号上加RC滤波时间常数取10ms左右比较合适。上拉和下拉HPD信号在源端通常需要下拉电阻在sink端需要上拉电阻。具体阻值参考DP标准一般是100K欧姆量级。DP_PWR电源引脚的设计也要注意。这个3.3V是给显示器端的EDID芯片或者DP转HDMI/DP转VGA的转换芯片供电的。如果你的设计是源端比如笔记本、显卡这个3.3V需要由板上的电源产生并且要加限流保护。如果是sink端比如显示器这个3.3V是输入需要加TVS管做浪涌保护。3. DP电路设计的完整实操流程与关键参数计算3.1 原理图设计阶段的检查清单原理图设计是电路设计的第一步也是最容易埋雷的地方。我整理了一份DP接口原理图设计的检查清单你可以直接拿去用检查项要求常见错误主链路差分对4对全部连接正负不能反正负接反导致链路训练失败AUX Channel差分对连接加上拉电阻忘记上拉或者上拉阻值错误HPD信号电平匹配加去抖电路直接连到GPIO没有电平转换DP_PWR加限流保护加滤波电容直接连到3.3V没有保护ESD保护所有接口引脚加ESD器件只加了主链路忘了AUX和HPD接地接口金属壳接地信号地分开金属壳悬空EMI辐射超标这份清单看起来简单但每一条都是踩过坑总结出来的。特别是主链路差分对正负接反这个问题原理图上看不出来PCB上如果也照着走板子回来就是点不亮而且很难查。我的建议是在原理图阶段就用网络标签把正负标清楚比如DP0_P和DP0_N不要用DP0和DP0-这种容易看错的命名。3.2 PCB叠层设计与阻抗计算PCB叠层设计是DP电路设计的核心环节。DP 1.4的HBR3模式对阻抗和损耗的要求很高普通的四层板很难满足要求。我一般推荐用六层板或者八层板来做DP接口设计。以六层板为例一个典型的叠层方案是这样的顶层信号层走主链路差分对和AUX Channel第二层地层完整的参考平面第三层信号层走低速信号和电源第四层电源层第五层信号层走其他信号底层信号层走其他信号主链路差分对走在顶层参考第二层的地平面。这样设计的好处是顶层到第二层的介质厚度可以做得很薄差分对和参考平面之间的耦合很紧阻抗容易控制而且对外辐射小。差分阻抗的计算你需要用PCB厂商提供的叠层参数来算。假设顶层到第二层的介质厚度是4 mil介电常数是4.2线宽是5 mil线间距是7 mil用常见的阻抗计算工具可以算出差分阻抗大约是100欧姆。但实际值要以PCB厂商的仿真为准因为介电常数和铜箔厚度都有公差。这里有一个经验值可以参考在FR-4板材上如果介质厚度是4 mil线宽5 mil间距7 mil差分阻抗大概在95到105欧姆之间。如果你要更精确的控制建议用松下M6或者M7这类低损耗板材虽然成本高一些但插入损耗能降低30%以上对HBR3模式下的眼图帮助很大。3.3 主链路差分对的布线规则差分对的布线规则我总结成“等长、等距、少过孔、不跨分割”十二个字。等长同一对差分线的正负两根长度差要控制在5 mil以内。这个要求很严格你在布线的时候要随时看长度差。Allegro和Altium都有实时长度差显示功能一定要打开。等距差分对的两根线间距要保持恒定不能一根宽一根窄。如果遇到需要绕线的情况要保证两根线同时绕保持间距不变。我见过有人只绕一根线来等长结果差分阻抗剧烈变化眼图直接闭合。少过孔每增加一个过孔就会引入一个阻抗不连续点。DP 1.4的主链路差分对过孔数量最好控制在2个以内。如果必须换层要在过孔旁边加回流地过孔给返回电流提供低阻抗路径。不跨分割差分对下面的参考平面必须完整不能跨过电源平面的分割线。跨分割会导致返回电流路径断裂信号完整性急剧恶化。如果实在避不开要在跨分割的地方加缝合电容给高频返回电流提供通路。3.4 AUX Channel和HPD信号的布线要点AUX Channel和HPD信号虽然速率低但布线也不能太随意。AUX Channel是差分对最好也按照差分对的规则来走等长等距参考平面完整。如果空间实在紧张可以放宽到长度差10 mil以内但不能再宽了。HPD是单端信号走线宽度可以按普通信号来但要注意远离主链路差分对。我一般要求HPD和主链路差分对之间的间距至少是3倍线宽如果空间允许最好拉到5倍线宽以上。还有一个细节AUX Channel和HPD信号在接口附近通常要加ESD保护器件。ESD器件的放置位置很关键要尽量靠近接口引脚走线要先经过ESD器件再到芯片。如果ESD器件放远了ESD电流会先打到芯片上保护就失效了。3.5 电源和滤波电路的设计细节DP接口的电源设计主要涉及DP_PWR这个3.3V引脚。这个电源是给显示器端的EDID芯片或者转换芯片供电的电流需求一般在100mA到500mA之间。电路设计上我建议用一颗限流开关来控制DP_PWR比如带可调限流阈值的负载开关。限流阈值设在600mA左右既能满足正常供电又能在短路时保护源端。限流开关的输出端要加滤波电容一般用1uF和0.1uF并联滤除高频噪声。如果源端是Type-C接口DP_PWR的3.3V可能来自VBUS经过降压得到。这时候要注意VBUS的电压范围是5V到20V降压芯片的输入范围要覆盖这个区间。同时VBUS上要有TVS管做浪涌保护防止插拔瞬间的高压损坏降压芯片。4. DP与HDMI的对比选型与常见问题排查4.1 DP和HDMI在电路设计上的核心差异很多项目在选型的时候会纠结用DP还是HDMI。这两个接口在电路设计上有几个核心差异理解了这些差异选型就不难了。带宽DP 1.4的带宽是32.4 GbpsHDMI 2.1的带宽是48 Gbps。单看带宽HDMI 2.1更高但DP 1.4支持DSC显示流压缩实际能驱动的分辨率和刷新率组合更灵活。如果你要做8K60HzHDMI 2.1是更好的选择如果你要做4K144Hz或者双屏4K60HzDP 1.4更合适。拓扑DP支持MST多流传输一根线可以串联多个显示器。HDMI不支持这种拓扑每个显示器需要一根独立的线。如果你要做多屏扩展坞DP是唯一的选择。AUX Channel vs CECDP有AUX Channel做设备管理和链路训练HDMI有CEC做设备控制。AUX Channel是必须的没有它DP链路起不来CEC是可选的很多设备根本不实现。电路复杂度DP的电路比HDMI稍微复杂一些主要是AUX Channel和HPD信号的处理。HDMI的DDC通道和HPD信号相对简单。但DP的差分对数量少4对HDMI的差分对数量多4对TMDS加1对时钟PCB布线面积上DP更有优势。4.2 常见问题速查表问题现象可能原因排查方法解决方案显示器不亮HPD无变化HPD电路故障万用表测HPD电压检查上拉/下拉电阻检查电平转换显示器亮但分辨率上不去AUX通信失败示波器测AUX波形检查上拉电阻检查走线画面闪烁或黑屏主链路信号完整性差眼图测试优化布线换低损耗板材音频无法传输AUX协商失败读EDID信息检查AUX Channel电路插拔后无法识别HPD去抖不足示波器测HPD边沿加RC滤波调整时间常数ESD测试不过ESD器件选型或布局问题ESD枪测试换低结电容ESD器件靠近接口放置这张表里的每一个问题我都实际遇到过。特别是“显示器亮但分辨率上不去”这个问题十有八九是AUX Channel的上拉电阻忘了加或者阻值用错了。AUX Channel的上拉电阻一般是100K欧姆但有些设计用了10K欧姆导致AUX差分线的摆幅不够通信误码率升高。4.3 链路训练失败的排查思路链路训练失败是DP电路设计中最常见的问题之一。链路训练是源端和sink端通过AUX Channel协商链路速率和电压摆幅的过程如果这个过程失败DP链路就起不来。排查链路训练失败我一般按这个顺序来第一步确认HPD信号正常。用示波器测HPD引脚插入显示器后应该从低变高并且没有明显抖动。如果HPD不正常先解决HPD电路问题。第二步确认AUX Channel通信正常。用示波器测AUX CH和AUX CH-在链路训练阶段应该能看到差分波形。如果没有波形检查AUX Channel的电路连接和上拉电阻。第三步读EDID信息。如果AUX Channel能通信但读不到EDID说明AUX Channel的协议层有问题。检查AUX Channel的电平是否匹配时序是否符合标准。第四步检查主链路差分对。如果EDID能读到但链路训练还是失败说明主链路的信号质量有问题。用眼图仪测主链路差分对的眼图看是否满足模板要求。这个排查顺序是从易到难从低速到高速能帮你快速定位问题所在。4.4 实操心得与避坑经验做了这么多DP电路设计我总结了几条实操心得都是文档里不会写的第一条AUX Channel的上拉电阻宁大勿小。100K欧姆是标准值如果你不确定用100K欧姆肯定没问题。用10K欧姆虽然也能工作但功耗会增加而且对信号摆幅有影响。我见过一个项目AUX上拉用了4.7K欧姆结果AUX通信时好时坏查了两天才发现是上拉电阻的问题。第二条主链路差分对的过孔能少则少。每增加一个过孔插入损耗增加0.1到0.2 dB。如果你做的是HBR3模式链路预算本来就很紧张过孔多了眼图就过不了。我的经验是主链路差分对从芯片到接口过孔数量不要超过2个。第三条ESD器件要选低结电容的。主链路差分对的ESD器件结电容要小于0.5 pFAUX Channel的ESD器件结电容要小于1 pF。如果结电容太大高速信号的边沿会变缓眼图会闭合。我推荐用TVS二极管阵列结电容小响应速度快。第四条DP_PWR的滤波电容要靠近接口。DP_PWR是给显示器端供电的如果滤波电容放得离接口太远电源噪声会耦合到主链路差分对上。我的做法是把1uF和0.1uF的电容放在接口背面距离接口引脚不超过5毫米。第五条PCB板材的选择要看链路长度。如果主链路走线长度小于5厘米普通FR-4板材就够了。如果走线长度在5到15厘米之间建议用中损耗板材比如松下M4。如果走线长度超过15厘米必须用低损耗板材比如松下M6或者M7。这个经验值是基于HBR3模式下的链路预算算出来的你可以根据实际项目调整。5. 从设计到验证DP电路设计的完整闭环5.1 设计验证的必备测试项目DP电路设计做完之后不能直接量产必须经过完整的验证。我一般会做以下几项测试眼图测试这是最核心的测试项目。用眼图仪测主链路差分对的眼图看是否满足DP标准的模板要求。HBR3模式下的眼图模板比较严格眼高和眼宽都有明确要求。如果眼图过不了后面的测试都不用做了。AUX Channel通信测试用协议分析仪抓AUX Channel的通信数据看链路训练过程是否正常EDID读取是否正确。这个测试能发现很多协议层的问题。HPD插拔测试反复插拔显示器看HPD信号是否稳定系统是否能正常识别。我一般会做100次以上的插拔测试确保没有偶发故障。ESD测试用ESD枪打接口引脚看系统是否能正常工作。DP接口的ESD要求是接触放电±8KV空气放电±15KV。如果ESD测试不过说明保护电路有问题。兼容性测试接不同品牌、不同型号的显示器看是否都能正常点亮。DP的兼容性问题比HDMI多一些特别是不同厂商对AUX Channel协议的理解有差异兼容性测试必不可少。5.2 调试过程中常用的工具和仪器DP电路调试有几样工具是必备的高带宽示波器带宽至少16 GHz才能测HBR3模式下的眼图。如果预算有限可以用采样示波器但调试效率会低一些。差分探头测主链路差分对必须用差分探头单端探头测出来的波形没有参考价值。协议分析仪抓AUX Channel的通信数据分析链路训练过程。没有协议分析仪的话用示波器抓AUX波形也能凑合但效率低很多。EDID读写工具用来读取显示器的EDID信息验证AUX Channel通信是否正常。ESD枪做ESD测试用这个不用多说。这些工具加起来成本不低但如果你的项目涉及DP接口设计这些投入是值得的。我见过很多团队为了省工具钱结果调试阶段花了大量时间在猜测问题上最后算下来成本更高。5.3 一个典型的DP接口设计案例拆解我拿一个实际做过的项目来拆解。这是一个扩展坞项目需要实现Type-C转DP的输出功能。主控芯片用的是支持DP Alt Mode的Type-C控制器DP接口是标准DP母座。原理图设计阶段主链路差分对直接从主控芯片连到DP接口中间加了ESD保护器件。AUX Channel通过电平转换芯片从1.8V转到3.3V上拉电阻用100K欧姆。HPD信号通过电阻分压从3.3V转到1.8V加了RC滤波时间常数10ms。DP_PWR用限流开关控制限流阈值600mA。PCB设计阶段用六层板主链路差分对走在顶层参考第二层地平面。差分阻抗控制在100欧姆±10%走线长度控制在8厘米以内。AUX Channel和HPD信号走在第三层和主链路差分对保持5倍线宽以上的间距。ESD器件放在接口背面距离接口引脚3毫米。调试阶段第一次打板回来显示器能点亮但分辨率只能到1080P上不了4K。用示波器测AUX Channel波形发现差分摆幅只有0.3V低于标准的0.4V下限。查原理图发现AUX Channel的上拉电阻用了10K欧姆改成100K欧姆之后AUX摆幅恢复到0.6V4K分辨率正常显示。这个案例说明AUX Channel的上拉电阻虽然是个小细节但直接影响链路训练的结果。10K欧姆和100K欧姆成本差不了几分钱但效果天差地别。5.4 设计评审时容易忽略的细节最后说一下设计评审。DP电路设计的评审有几个细节容易被忽略接口金属壳的接地DP接口的金属壳要接到板子的地平面但要注意是接到数字地还是模拟地。我的做法是接到数字地并且用多个过孔连接保证低阻抗。如果金属壳悬空EMI辐射会超标。差分对的参考平面主链路差分对的参考平面必须是完整的地平面不能是电源平面。如果参考平面是电源平面返回电流路径会经过电源网络引入噪声。AUX Channel的走线长度AUX Channel的走线长度不要超过主链路走线长度的1.5倍。如果AUX Channel走线太长主链路的高速信号会耦合过来导致AUX通信误码。DP_PWR的限流保护DP_PWR必须加限流保护否则显示器端短路时会烧掉源端的电源芯片。限流阈值不要设得太高600mA左右比较合适。ESD器件的布局ESD器件要尽量靠近接口引脚走线要先经过ESD器件再到芯片。如果ESD器件放远了ESD电流会先打到芯片上保护就失效了。这些细节每一条都是我在实际项目中踩过坑之后总结出来的。DP电路设计不难但细节很多一个地方没注意到就可能要改板。希望这篇内容能帮你少走一些弯路。
