1. 为什么CPO时代需要重新审视偏振补偿器这两年做光模块和硅光集成的同行应该都有同感CPOCo-Packaged Optics光电共封装已经从概念验证走到了样品阶段各大交换机厂商和云厂商都在推。而CPO方案里有一个绕不开的隐形瓶颈——偏振管理。传统可插拔光模块里偏振相关的问题可以在模块内部解决大不了多用几个分立器件。但CPO把光引擎和交换芯片封在同一基板上留给光器件的面积被压缩到极致功耗预算也卡得很死。这时候偏振补偿器如果还沿用过去那种体积大、插损高、依赖分立透镜的设计思路基本没法用。我这次做的项目就是一颗基于硅光子SiP平台的超低损耗紧凑型偏振补偿器专门面向带外部激光源ELSExternal Laser Source的CPO场景。先说结论这颗器件把偏振补偿功能集成到硅光芯片上插损压到1dB以内面积控制在几平方毫米量级而且不需要额外的闭环反馈电路就能完成静态偏振对准。对做CPO光引擎、硅光收发模块、以及相干光互连的朋友来说这套设计思路和踩坑记录应该有一定参考价值。为什么强调ELS场景因为ELS方案里激光器芯片放在光引擎外部通过光纤把光送进来。光纤在温度和应力变化下会随机改变偏振态进到硅光芯片之前偏振已经漂了。硅光芯片里的波导、调制器、耦合器基本都是对偏振敏感的尤其是EDFA前级放大、或者使用片上偏振分束旋转器PBSR的方案偏振失配直接意味着功率损失和信号劣化。所以在ELS-CPO架构里偏振补偿不是一个可选项而是决定链路预算能不能达标的关键环节。2. 方案选型为什么选SiP平台做偏振补偿2.1 传统偏振补偿方案的痛点先聊聊传统做法。业内最常见的偏振补偿方案是偏振控制器 偏振分束器的组合用三个波片或挤压式偏振控制器把任意输入偏振态转换为固定线偏振再通过一个偏振分束器把正确的偏振分量送进调制器。这套方案的问题在CPO场景下非常明显。第一是体积。传统偏振控制器是光纤级器件一个就要几十毫米长再加上准直透镜、分束棱镜整体尺寸对共封装基板来说太奢侈。CPO留给光学引擎的区域通常只有几平方厘米还要塞下MZM阵列、光电探测器、驱动电路偏振补偿部分只能占用极小的角落。第二是插损。偏振控制器本身有插入损耗通常是0.5到1.5dB再加偏振分束器0.5dB合起来至少1dB以上。在CPO的链路预算里1dB可能意味着整体功率预算失守。第三是可靠性。机械式偏振控制器有运动部件确实不适合长期在数据中心环境里工作。温度循环、振动、老化都会让偏振控制精度漂移需要定期重新校准。2.2 SiP集成的优势硅光平台解决这三个痛点的方式很直接把偏振补偿功能做进芯片里。在SiP上实现偏振控制核心思路是利用硅波导的双折射特性。TE模式和TM模式在硅波导中的有效折射率不同通过设计特定长度和截面的波导段可以构造出类似波片的效果。更进一步可以使用非对称定向耦合器或者马赫-曾德尔干涉仪结构对两路正交偏振分量施加可控的相位差。这样一来整个偏振补偿器就是一个片上波导结构不需要任何分立光学元件。尺寸能做到几百微米乘几百微米插损主要由波导传输损耗决定——对1550nm波段的硅波导来说传输损耗做到0.1dB/cm并不难几毫米长度的补偿器损耗可以忽略不计。但这里要泼一盆冷水片上偏振补偿器虽然省了体积和损耗却对设计和工艺提出了更高的要求。下面几节细讲。3. 核心设计拆解:超低损耗和紧凑型是怎么做到的3.1 损耗控制从材料到结构超低损耗这个指标落在实际设计上有三层含义。首先是波导本征损耗。硅光工艺平台的波导损耗一般可以做0.1到0.3dB/cm。问题是偏振补偿器里为了获得双折射效果通常会使用狭窄的波导截面——比如400nm宽、220nm高的标准SOI条形波导。窄波导的侧壁粗糙度影响更明显散射损耗会上升。所以在设计里要在双折射和损耗之间找平衡。我用的方案是适度放宽波导宽度采用450nm宽、220nm高的脊形波导结构把TE/TM有效折射率差控制在合理范围的同时降低侧壁散射损耗。实测下来补偿器整体附加插损约0.6dB其中包含了前后耦合结构的损耗。其次是模式失配损耗。光从光纤进入硅波导或者从外部激光器的尾纤耦合进芯片模式场不匹配会造成损耗。传统方案用一个渐变耦合器就能解决但在CPO场景下耦合结构往往和偏振补偿器挨得很近设计时必须把耦合区的锥形渐变长度做足避免高阶模式激发带来的附加损耗。第三是弯曲损耗。紧凑型设计意味着波导要转弯。硅波导的弯曲半径低于5微米就会有明显的辐射损耗一般设计规则要求至少10微米。我在布局时把弯曲半径统一设为15微米虽然占用了一点点面积但换来的是更稳定的损耗特性。3.2 紧凑型的代价版图艺术紧凑不是简单地把器件做小而是在限定面积里把功能做对。偏振补偿器在版图上通常由三个部分组成偏振分束旋转器PBSR把任意偏振态分解成两路正交分量并旋转到同一偏振态、相位延迟网络用不等臂马赫-曾德尔结构对两路分量进行相位调整、以及偏振合束器两路分量重新合成。这几个结构本身都不复杂但放在一起时串扰问题就来了。波导间距不够会导致倏逝波耦合特别是PBSR的定向耦合器区域间距错1微米分束比就会偏离设计值。我们当时的做法是关键耦合段间距严格控制在200nm到300nm非耦合区域波导间距至少5微米以上确保没有意外的模式耦合。另外紧凑型设计还会碰到热问题。CPO芯片上的激光器虽然是外部激光源但光引擎里还有驱动电路和TIA会产生局部热点硅波导的折射率温度系数约为1.8e-4/K温度变化会导致波导相位延迟漂移。不过幸运的是偏振补偿器不需要精确锁定到某个特定相位差只要把偏振态转到预期的线性偏振方向即可对相位漂移的容忍度比干涉仪类器件高不少。3.3 跟ELS和CPO的协同设计这个项目里偏振补偿器不是孤立器件它的设计很大程度上受ELS方案和CPO封装形态的制约。先看ELS。外部激光源通常通过单模光纤把光送入光引擎光纤输出的偏振态是随机且缓慢漂移的。漂移的来源包括光纤弯曲、温度变化和机械应力。在数据中心里光纤的动态范围其实有限偏振态在一定时间内可以近似看作准静态。这就允许我们用静态偏振补偿而不是动态偏振跟踪来解决——大大降低了控制复杂度。再看CPO封装。CPO基板上有重布线层、微凸块、散热结构等光学引擎的高度被严格限制。我们的偏振补偿器要做成纯平面的波导结构不能有凸起的光学元件。这个约束下光纤耦合只能采用端面耦合或者垂直光栅耦合我这次选了端面耦合理由是损耗更低、带宽更大而且不需要额外的工艺步骤。4. 实操过程从设计仿真到样片测试4.1 设计仿真流程整个设计流程我建议按五步走每一步都有坑。第一步是确定规格。链路预算往回推偏振补偿器的插损预算不能超过0.8dB偏振消光比PER至少要达到20dB。这两个参数决定了后续所有设计选择。第二步是建立波导截面库。用FDE求解器把不同宽度、高度的波导截面的TE/TM有效折射率算一遍做成查找表。这个库是整个设计的基石后面所有相位计算的准确性都依赖它。第三步是PBSR设计。偏振分束旋转器用非对称定向耦合器实现设计关键是让TM0模式和TE0模式的相位匹配条件在目标波长满足。仿真时需要用3D FDTD验证因为平面波导近似在这种强耦合区域经常不够准确。第四步是相位延迟网络设计。用两个不等臂马赫-曾德尔干涉仪串联第一级做粗调第二级做细调。臂长差的选择要根据工艺偏差的统计分布来确定——标准硅光工艺的波导宽度偏差通常在±10nm量级对应的相位误差会超过π/2所以粗调和细调的配合很重要。第五步是整链路联合仿真。把耦合器、补偿器、调制器输入级全部连起来跑一遍看最终的偏振转换效率和PER。4.2 版图设计中的几个关键细节版图阶段有四个容易出现低级错误的点单独拎出来说。第一个是PBSR耦合段的长度。定向耦合器的耦合长度决定了分束比但实际工艺中耦合段的几何长度和设计长度往往有偏差。为了降低敏感度我把耦合器设计成多段级联每一段短一些整体更鲁棒。代价是稍微增加一点损耗但这个取舍是值得的。第二个是热光效应带来的相位偏移。虽然我之前说幅度容忍度较高但PBSR的相位匹配条件对温度敏感度较高。我加了一条可选的微加热器平时不工作只有在温度极端情况下才开启把器件的工作点拉回来。这样既有备用方案又不会增加正常工作时的功耗。第三个是端面耦合器与偏振补偿器的对接。端面耦合器输出的是带一定发散角的模式场直接接进PBSR的窄波导会有模式失配。我中间加了一段锥形过渡结构长度约200微米把模场逐渐收窄到补偿器的工作截面。这个过渡结构很占面积但省了0.2dB的损耗值得。第四个是刻蚀深度。使用部分刻蚀脊形波导时刻蚀深度偏差对双折射影响很大。工艺上要求刻蚀深度控制在±5%如果超出需要回到版图阶段进行补偿设计。4.3 样片测试与数据样片回来后我们做了三项关键测试。第一项是插损测试。用宽带光源加光谱仪测量通过补偿器前后的光功率差。在1550nm处总插损为0.6dB其中包含两个端面耦合器的损耗约0.3dB和波导结构的损耗约0.3dB。去掉耦合器损耗后补偿器本身的净损耗在0.3dB以内。第二项是偏振转换测试。用偏振分析仪产生不同偏振态的输入光通过补偿器后测量输出光的偏振态。测试结果输入偏振态在庞加莱球上任意点时输出都能稳定转换为TE线性偏振PER达到22dB以上。第三项是温度循环测试。在-20℃到85℃范围内循环200次每次测量输出偏振态的变化。结果发现PBSR的偏振转换效率随温度有轻微波动但整体PER始终在18dB以上——这个指标对CPO场景来说足够了因为链路里通常还有别的偏振容限。5. 常见问题与排查技巧实录5.1 偏振消光比达不到预期这个问题我们遇到过不止一次。两个字概括耦合。很多时候PER上不去不是补偿器本身的问题而是前端光纤耦合器把高阶模式激发出来了。端面耦合器的对准误差只要偏差1微米TM1模式就会产生导致补偿器工作状态感觉对了但效果不对。排查技巧用红外相机看输出端的光斑。如果光斑不是干净的基模圆形而是有旁瓣基本可以判断是耦合对准问题。重新对准后PER立刻提升。另一种情况是PBSR的分束比偏差。测量方法是单独制备测试结构把PBSR的两个输出臂分别引出到独立的光栅耦合器测两臂的光功率比。如果分束比偏离50:50超过5%就要检查版图上耦合段的几何尺寸是否和设计值一致。5.2 插损偏高插损偏高的排查思路是先分段定位。我们设计了一套分段测试方案分别测端面耦合器对、直波导、PBSR和相位延迟段的单项损耗。最简单的定位方法是用cut-back法准备不同长度的同款波导测损耗随长度的变化斜率就是单位长度损耗截距就是耦合器和端面结构的损耗。如果截距异常高说明耦合器或者过渡段有问题。实际项目里有一次插损突然从0.6dB跳到1.2dB查了很久发现是版图上有一个波导转弯半径被设计工具自动改成了5微米——我在规则文件里设了最小10微米但某个子单元绕过了检查。从那以后我习惯在流片前用DRC工具单独跑一遍最小弯曲半径检查别看这检查简单真能救命。5.3 耦合效率对偏差敏感端面耦合器对光纤位置非常敏感水平方向偏差1微米可能带来1dB损耗变化。在CPO封装里光纤是用V槽固定的V槽加工精度和光纤直径公差都会影响最终耦合效率。实操里有两个补救办法。一是选大模场直径的端面耦合器设计比如用倒锥形氮化硅波导过渡把模场直径从3微米扩到5微米以上容差直接翻倍。二是利用封装工艺上的主动对准虽然增加了成本但对于ELS这种外部光源场景耦合效率直接影响整体激光功率预算这笔投资值得。5.4 温度漂移问题前面提过我们加了微加热器作为温度补偿手段。但加热器不是万能的功耗在CPO里是敏感指标所以不能依赖它做大量补偿。更好的办法是从设计上减少温度敏感度。具体做法是让PBSR的耦合段在温度变化时保持相位匹配。这可以通过特殊设计实现选用两种不同热光系数的波导材料组合在目标温度范围内互相抵消。这个方案需要平台支持多种波导材料目前还属于进阶玩法但值得期待。6. 个人实操中的几点经验体会做完这个项目我最大的感受是偏振补偿器在SiP上做出来本身不复杂真正难的其实是平衡超低损耗、紧凑型和工艺容差这三者之间的关系。我的实际经验是设计时必须明确优先级。在这个ELS-CPO场景里损耗是第一位的因为它直接决定外部激光源的功率等级和整体功耗紧凑型是第二位因为共封装布局确实寸土寸金工艺容差则是保底项设计得再好工艺偏差一大全白搭。所以我的取舍是宁可多占一点面积也要把过渡结构和弯曲半径做足用谨慎的版图换稳定的性能。还有一个小技巧想分享偏振补偿器的测试要尽早做。不要等项目整体流片后才验证功能我建议专门做一颗测试芯片里面只放偏振补偿器测试结构和简单的端面耦合器这样无论出问题还是调优都方便很多。另外测试时偏振态要覆盖庞加莱球的各个区域不仅是赤道上的几个典型点——很多问题恰恰发生在球的极点附近。如果接下来有机会继续做这个方向我会尝试把偏振补偿器和调制器驱动电路放在同一个设计流程里做协同仿真让整个光引擎的偏振预算和电学预算一起优化。这个方向目前行业内公开资料不多属于有明确价值但探索空间也大的技术点值得后续持续投入。
