1. 高频核心硬件面试的底层逻辑拆解1.1 为什么硬件面试越来越像一场“系统级答辩”这两年带过几个准备跳槽的兄弟也帮团队面过不少人最大的感受就是硬件工程师的面试早就不是当年“画个原理图、算个分压电阻”就能过关的年代了。尤其是2026年这波招聘周期从消费电子到汽车电子从工业控制到通信设备面试官的问题越来越往系统层面靠。你去看那些热词EMC、ADC、硬件调试、CAN硬件、开关量光耦隔离这些词单独拎出来都是知识点但面试官真正想考的是你能不能把它们串起来。举个很实际的例子。面试官问你“ADC采样周期怎么定”这背后其实藏着至少四层追问第一层是ADC本身的转换时间、采样保持时间怎么算第二层是前端驱动电路的建立时间够不够第三层是采样回来的数据怎么去直流、怎么归一化第四层是如果采样信号里混了共模干扰你的EMC设计能不能兜住。你看一个ADC采样周期的问题能直接扯到信号链设计、电源完整性、EMC整改三个维度。这就是现在硬件面试的典型套路——用一个具体的技术点做引子看你有没有完整的系统思维。所以准备硬件面试不能再用“背八股”的思路去搞。你得把自己当成一个做过完整项目的工程师从需求分析、方案选型、原理图设计、PCB布局、调试整改到量产导入每个环节都能说出个一二三来。这篇文章我就按这个思路把高频核心硬件面试里最常被问到的几个方向拆开揉碎结合我自己的项目经验和踩过的坑给你一套能直接拿去用的准备框架。1.2 面试官到底在筛什么人从“会画图”到“能兜底”很多兄弟简历上写“精通原理图设计、熟悉PCB布局”结果面试一问就露馅。问题出在哪出在你把自己定位成“执行者”而面试官想要的是“兜底者”。什么叫兜底就是项目出了问题你能定位到根因能给出整改方案能评估风险边界。我面过一个候选人简历上写了“负责某产品EMC整改并通过认证”。我问他“共模电流最终回到哪里了”他愣了一下说“回到源端吧”。这个回答不能说错但太模糊。真正做过EMC整改的人会告诉你共模电流的路径取决于你的参考平面设计、电缆屏蔽层接地方式、以及Y电容的布局。如果参考平面不完整共模电流会通过空间耦合回到源端这时候你加再多共模电感也压不住辐射。你看同样一个问题回答的深度直接暴露了你有没有真正动手整改过。所以准备面试的时候每个技术点都要问自己三个问题这个设计的边界条件是什么如果边界条件被打破会发生什么我怎么在成本和性能之间做取舍这三个问题想清楚了面试官怎么问你都稳。1.3 2026年硬件面试的新趋势跨领域融合与工具链意识还有一个明显的变化就是面试官越来越看重跨领域能力。以前做硬件的只管硬件现在不行了。你去看热词里有什么——“fpga spi adc”、“binder工作原理”、“typescript面试”、“java面试大全”。这说明什么说明硬件工程师的边界在模糊。你做FPGA的SPI接口读ADC你得懂时序约束、懂数据对齐你做嵌入式硬件你得懂驱动框架、懂操作系统怎么调度你的中断。我自己的团队现在招人如果候选人只会画原理图连基本的C语言都看不懂那基本过不了二面。因为实际工作中硬件和软件的联调占了大量时间。你写个I2C驱动读传感器读出来数据不对到底是硬件上拉电阻没焊还是软件时序配错了如果你两边都懂十分钟定位问题如果只懂一边那就得拉会、扯皮、耽误进度。所以这篇文章的定位很明确不是给你一堆零散的知识点而是帮你建立一套从“电路原理”到“系统调试”再到“量产兜底”的完整认知框架。不管你是刚入行的新手还是准备跳槽的老鸟这套框架都能帮你把面试官的问题接住并且答出深度。2. 信号链核心ADC采样与前端设计的深度追问2.1 ADC采样周期的计算逻辑与常见误区ADC采样周期这个问题面试出现频率极高但很多人答得不够严谨。我先给一个标准计算框架然后再讲面试官会怎么追问。假设你用的是SAR型ADC比如常见的12位、1MSPS的芯片。采样周期由两部分组成采样保持时间t_acq和转换时间t_conv。转换时间在数据手册里查得到但采样保持时间需要你根据前端驱动电路来算。公式是这样的t_acq ≥ (R_source R_switch) × C_sample × ln(2^(N2))。其中R_source是你的信号源阻抗R_switch是ADC内部开关电阻C_sample是采样电容N是分辨率。举个例子某ADC的C_sample是4pFR_switch是100Ω你的信号源阻抗是1kΩ分辨率12位。那么t_acq ≥ (1000100) × 4e-12 × ln(2^14) ≈ 1100 × 4e-12 × 9.7 ≈ 42.7ns。这是理论最小值实际设计要留至少2倍余量所以采样时间至少给到85ns以上。如果你的ADC时钟是20MHz一个时钟周期50ns那采样保持阶段至少需要2个时钟周期。面试官听到这里通常会追问“如果信号源阻抗很大怎么办”答案很简单加缓冲器。但加什么缓冲器有讲究。你不能随便找个运放就往上怼要看运放的建立时间、压摆率、噪声密度。如果运放建立时间不够采样电容还没充到最终值就进入转换阶段那采样精度直接崩掉。我见过一个项目ADC采样值总是偏低几个LSB查了半天发现是运放驱动能力不够换成高带宽的型号立马就好了。注意很多ADC数据手册给的采样时间是在特定源阻抗下测的直接套用会翻车。一定要自己按最坏情况算一遍。2.2 去直流与归一化ADC数据处理的第一道坎采样回来的数据不能直接用这是常识。但面试官会问得很细“你怎么去直流怎么归一化”这里面的门道不少。去直流最简单的办法是减去平均值但平均值怎么算有讲究。如果你用固定窗口的滑动平均窗口长度选多少选短了直流分量跟踪快但噪声大选长了跟踪慢动态信号会被吃掉。我的经验是窗口长度至少覆盖一个完整的信号周期如果是工频干扰那就取20ms的整数倍。更稳妥的做法是用高通滤波器截止频率设在信号最低频率的十分之一以下。归一化就更讲究了。归一化的目的是把ADC码值映射到实际物理量。公式看起来简单物理量 (码值 - 零点码值) × 灵敏度。但零点码值和灵敏度怎么来的零点码值要在已知零输入条件下校准灵敏度要用标准源标定。我见过太多人直接拿数据手册的典型值往上套结果批量生产的时候一致性差得离谱。还有一个坑是ADC的charge-kickback效应。SAR型ADC在采样瞬间采样电容会向信号源反冲电荷如果信号源阻抗高这个反冲会导致采样值偏差。解决办法是在ADC输入端加RC滤波器但R和C的选择要权衡R太大会影响建立时间C太大会影响带宽。一般取R在10Ω到100Ω之间C在100pF到1nF之间具体要看ADC的采样率和信号带宽。2.3 信噪比与有效位数面试官怎么判断你真懂ADC信噪比SNR和有效位数ENOB是ADC面试的深水区。很多人能背出公式SNR 6.02N 1.76dB。但面试官一问“实际测出来的SNR为什么比理论值低”就卡壳了。实际SNR低于理论值的原因至少有五个第一量化噪声之外还有热噪声和闪烁噪声第二时钟抖动jitter会恶化SNR尤其是输入信号频率高的时候第三电源噪声耦合到ADC的参考电压上第四PCB布局不好导致数字信号串扰到模拟输入端第五前端驱动电路的噪声贡献。我实测过一个16位ADC理论SNR应该是98dB但实际只测到88dB。查了一圈发现是参考电压的滤波电容离ADC太远导致参考电压上有高频纹波。把电容挪到ADC引脚旁边SNR立马提升到94dB。这个案例我经常在面试里讲因为它是典型的“理论都对、布局翻车”的场景。ENOB的计算公式是ENOB (SNR - 1.76) / 6.02。但要注意这里的SNR必须是实际测出来的不是理论值。而且测SNR的时候要用相干采样否则频谱泄漏会影响结果。相干采样的条件是输入信号频率是采样频率的整数倍除以采样点数。比如采样率100kHz采样点数1024那输入信号频率应该是100kHz × M / 1024M取奇数。提示面试时如果被问到ENOB一定要强调“实际测试条件”和“理论计算的区别”这能体现你有动手经验。2.4 前端驱动电路选型运放不是随便挑的ADC前端驱动运放的选型面试官最爱问的是“你为什么选这个运放”这时候你不能只说“因为便宜”或者“因为手头有”。你要从五个维度去分析带宽、压摆率、建立时间、噪声密度、输入偏置电流。带宽要满足运放闭环带宽 ≥ 10 × ADC采样率。比如ADC采样率1MSPS运放带宽至少10MHz。压摆率要满足SR ≥ 2π × f_max × V_pp。如果信号最大频率100kHz峰峰值2V那SR ≥ 2π × 100e3 × 2 ≈ 1.26V/μs。建立时间要满足运放建立到0.5LSB的时间 ≤ ADC采样保持时间。噪声密度要满足运放输出噪声 ≤ ADC的量化噪声。输入偏置电流要满足偏置电流 × 源阻抗 ≤ 0.5LSB对应的电压。我见过一个经典错误有人用低噪声运放做ADC驱动但忽略了运放的输出阻抗在高频下会上升导致采样保持阶段充电不足。解决办法是在运放输出和ADC输入之间加一个隔离电阻但电阻会引入热噪声所以要权衡。一般取10Ω到50Ω配合ADC输入端的采样电容形成一个低通滤波器既能隔离反冲又能限制带宽。3. EMC设计与整改从共模电流路径到量产一致性3.1 共模电流最终回到哪里了一个被问烂但答不好的问题“EMC共模电流最终回到哪里了”这个问题在面试里出现的频率极高但能答清楚的人不多。我先给一个标准答案框架然后再展开。共模电流的路径取决于你的系统接地架构。对于典型的单板系统共模电流从噪声源出发通过寄生电容耦合到参考平面然后通过参考平面的阻抗回到源端。如果参考平面完整共模电流主要在平面内流动辐射较小。如果参考平面被分割共模电流被迫绕行形成大的环路面积辐射就会急剧增加。但实际系统中共模电流还有一条路径通过电缆的屏蔽层或者信号线流到外部设备再通过外部设备的接地系统回到源端。这条路径的环路面积更大辐射更严重。所以EMC整改的核心思路就是要么切断这条路径要么给共模电流提供一条低阻抗的本地回流路径。具体怎么做第一确保参考平面完整尤其是高速信号和时钟信号下方不能有分割。第二在电缆接口处加共模电感或共模电容给共模电流提供本地回流路径。第三如果系统有金属外壳确保外壳和参考平面之间的搭接阻抗足够低。第四对于开关电源的共模噪声在变压器原副边加Y电容把共模电流导回源端。我做过一个24V工业控制板的EMC整改辐射超标6dB。查了半天发现是24V电源线的共模电流通过空间耦合到了信号线上。解决办法是在24V输入端加共模电感并且在信号线接口处加TVS管和电容。整改后辐射余量有4dB。这个案例说明共模电流的路径不是单一的要综合考虑传导和辐射两种耦合方式。3.2 EMC设计前置别等测试不过再整改很多团队的做法是先把功能做出来等EMC测试不过再整改。这种做法成本极高而且往往要改PCB耽误量产进度。正确的做法是把EMC设计前置到原理图阶段。原理图阶段要做的事第一电源入口加共模电感和X电容差模噪声和共模噪声分开处理。第二每个IC的电源引脚加去耦电容容值按10倍递减排列比如10μF、1μF、100nF、10nF。第三时钟信号走线要包地或者走内层减少辐射。第四接口信号加TVS管和滤波电容尤其是对外连接的信号线。PCB阶段要做的事第一参考平面完整不要跨分割。第二高速信号走线尽量短避免过孔。第三晶振下方挖空或者加屏蔽罩。第四电源平面和地平面尽量靠近增加平面电容。第五接口连接器附近留出共模电感和滤波电容的位置方便后续整改。我自己的经验是如果在原理图和PCB阶段就把EMC设计做扎实后续测试一次性通过的概率能到80%以上。剩下的20%通常是结构或者电缆的问题整改起来也快。3.3 开关量光耦隔离设计细节决定成败开关量光耦隔离是工业控制硬件设计的标配但面试官会问得很细“光耦的限流电阻怎么算上拉电阻怎么选响应速度够不够”限流电阻的计算R (V_in - V_f) / I_f。其中V_f是光耦发光二极管的正向压降I_f是正向电流。I_f不能太大否则光耦寿命会缩短也不能太小否则CTR电流传输比不够输出端可能无法饱和。一般取I_f在5mA到10mA之间。比如V_in是24VV_f是1.2VI_f取8mA那R (24-1.2)/8e-3 ≈ 2.85kΩ取标准值2.7kΩ或3kΩ。上拉电阻的选择上拉电阻和光耦输出端的饱和压降有关。如果上拉电阻太大输出高电平的上升沿会变慢影响响应速度。如果太小功耗会增加。一般取1kΩ到10kΩ之间。如果后级是MCU的GPIO还要考虑MCU的输入漏电流。上拉电阻上的压降要小于MCU的输入高电平阈值。响应速度光耦的响应速度取决于CTR和负载电阻。CTR越大响应越快。但CTR会随温度和时间衰减所以设计时要留余量。如果要求高速响应比如100kHz以上建议用高速光耦或者数字隔离器。我见过一个项目用普通光耦做编码器信号隔离结果高速时脉冲丢失换成高速光耦立马解决。注意光耦的CTR衰减是批量生产中的常见问题。如果产品寿命要求10年以上CTR余量至少留50%。3.4 EMC整改实战从频谱图到整改方案EMC整改不是玄学是有章可循的。我总结了一个五步法定位噪声源、确定耦合路径、选择整改措施、验证整改效果、评估量产一致性。定位噪声源用近场探头扫描PCB找到辐射最强的区域。如果是时钟电路那噪声源就是晶振或时钟芯片。如果是电源电路那噪声源就是开关管或二极管。确定耦合路径如果是传导干扰那路径就是电源线或信号线。如果是辐射干扰那路径就是空间耦合或者电缆辐射。可以用电流探头夹住电缆看共模电流的大小。选择整改措施传导干扰加共模电感和X电容辐射干扰加屏蔽罩或吸波材料。如果是电缆辐射可以在电缆上加磁环或者改用屏蔽电缆。验证整改效果整改后重新测试看余量是否足够。一般要求余量至少3dB量产才稳妥。评估量产一致性整改措施不能太依赖手工调整比如磁环的位置、屏蔽罩的接地方式都要有明确的工艺文件。否则批量生产时一致性差测试通过率会很低。我做过一个EMC整改辐射超标10dB。用近场探头定位到是DDR时钟的谐波。解决办法是在时钟线上加了一个RC滤波器R取22ΩC取22pF。整改后余量有5dB。但这个方案有个问题RC滤波器会影响时钟信号的上升沿如果时序余量不够可能会出问题。所以整改方案一定要和功能验证同步做。4. 硬件调试与系统联调从原理图到量产的最后一公里4.1 硬件调试的标准化流程别上来就焊板子很多新手拿到新板子上来就通电、焊芯片结果一上电就冒烟。正确的调试流程应该是目视检查、电源短路检查、电源上电测试、时钟测试、复位测试、通信测试、功能测试。目视检查看有没有虚焊、连锡、元件方向错误。尤其是二极管、电解电容、连接器方向错了直接烧。电源短路检查用万用表测电源和地之间的阻抗如果阻抗很低比如小于10Ω说明有短路不能上电。电源上电测试用可调电源限流设小一点比如100mA。慢慢调高电压看电流是否正常。如果电流突然增大立马断电检查。时钟测试用示波器测晶振或时钟芯片的输出看频率和幅值是否正常。如果时钟不起振检查负载电容和反馈电阻。复位测试测复位引脚的电压看复位时间是否满足芯片要求。复位时间不够芯片可能工作不正常。通信测试如果板子上有I2C、SPI、UART等接口先用示波器或逻辑分析仪看波形确认时序正确。功能测试最后再跑功能测试看各项指标是否达标。这个流程看起来简单但能帮你避开80%的低级错误。我见过太多人因为没做电源短路检查一上电就烧了一片芯片损失惨重。4.2 CAN硬件调试终端电阻与共模电感的选择CAN总线在汽车电子和工业控制里用得很多面试官常问“CAN硬件的终端电阻怎么选共模电感要不要加”终端电阻CAN总线的两端各需要一个120Ω的终端电阻用来匹配电缆特性阻抗减少信号反射。如果终端电阻不匹配通信距离会缩短误码率会上升。有些CAN收发器内部集成了终端电阻但通常不精确建议外置精密电阻。共模电感CAN总线在恶劣电磁环境下共模干扰会导致通信失败。加共模电感可以抑制共模噪声但要注意共模电感的寄生电容不能太大否则会影响差分信号的完整性。一般选共模阻抗在100Ω到200Ω之间寄生电容小于10pF。还有一个坑是CAN总线的地偏移。如果两个节点的地电位差太大共模电压会超出收发器的共模范围导致通信失败。解决办法是用隔离CAN收发器或者确保所有节点共地。我做过一个项目两个节点距离50米地电位差有2V通信时好时坏。后来加了隔离收发器问题解决。4.3 硬件调试中的常见问题与排查技巧硬件调试遇到的问题千奇百怪但归纳起来无非几类电源问题、时钟问题、复位问题、通信问题、信号完整性问题。电源问题电压不对、纹波太大、上电时序不对。排查方法用示波器测电源纹波用电子负载测负载调整率用时序分析仪测上电时序。时钟问题不起振、频率偏差、抖动太大。排查方法用示波器测时钟波形用频谱仪测相位噪声检查负载电容和反馈电阻。复位问题复位时间不够、复位电平不对。排查方法用示波器测复位引脚检查复位芯片的阈值电压和延时时间。通信问题波形畸变、时序错误、误码率高。排查方法用逻辑分析仪抓时序用示波器测信号质量检查上拉电阻和匹配电阻。信号完整性问题过冲、振铃、串扰。排查方法用示波器测信号眼图用TDR测阻抗检查走线长度和参考平面。我自己的经验是调试的时候一定要做记录。每个问题的现象、排查过程、解决方法都记下来下次遇到类似问题就能快速定位。而且这些记录在面试的时候就是你的素材库面试官问“你遇到过什么难题”你直接讲一个完整的排查故事比背八股强一百倍。4.4 从调试到量产硬件工程师的终极考验调试通过只是第一步量产才是真正的考验。量产阶段最常见的问题是一致性差、良率低、温漂大、寿命短。一致性差通常是元件公差或者工艺波动导致的。解决办法是加严元件公差或者增加校准环节。比如ADC的零点漂移可以在产线做单点校准。良率低通常是设计余量不够。比如电源芯片的散热余量不够高温下会保护。解决办法是重新计算热设计或者换更大封装的芯片。温漂大通常是基准源或者传感器的温漂导致的。解决办法是选低温漂元件或者加温度补偿。寿命短通常是电解电容或者光耦的寿命不够。解决办法是选长寿命元件或者降额使用。我做过一个产品量产良率只有85%。查了半天发现是某个电阻的公差太大导致分压比偏差超过规格。换成1%精度的电阻后良率提升到98%。这个案例说明量产阶段的问题往往不是设计错误而是设计余量不够。5. 面试实战如何把技术点讲成故事5.1 项目介绍的黄金结构背景、挑战、方案、结果面试的时候面试官通常会让你介绍一个做过的项目。很多人讲得流水账一样面试官听得昏昏欲睡。正确的结构应该是背景、挑战、方案、结果。背景一句话说清楚项目是做什么的比如“这是一个24V工业控制板用于电机驱动”。挑战说清楚项目中最难的技术点比如“EMC辐射超标需要整改到Class B”。方案说清楚你怎么解决的比如“通过近场探头定位到DDR时钟谐波加RC滤波器后余量5dB”。结果说清楚最终成果比如“一次性通过认证量产良率98%”。这个结构的好处是面试官能快速抓住你的技术深度和解决问题的能力。而且每个环节都可以展开面试官感兴趣就多讲不感兴趣就跳过。5.2 技术问题的回答框架先给结论再给理由最后给案例面试官问技术问题的时候最怕你绕圈子。正确的回答框架是先给结论再给理由最后给案例。比如问“ADC采样周期怎么定”你先给结论“采样周期由采样保持时间和转换时间组成采样保持时间要根据源阻抗和采样电容计算。”然后给理由“公式是t_acq ≥ (R_source R_switch) × C_sample × ln(2^(N2))。”最后给案例“我做过一个项目源阻抗1kΩ采样电容4pF算出来采样时间至少85ns实际给了100ns。”这个框架的好处是面试官能快速判断你的答案是否正确而且案例能证明你真的做过。5.3 不会的问题怎么答诚实推理学习意愿面试的时候遇到不会的问题很正常关键是不要瞎编。正确的做法是诚实承认不会然后展示你的推理过程最后表达学习意愿。比如问“EMC共模电流最终回到哪里了”如果你不确定可以说“这个问题我理解得不够深入但根据我的经验共模电流应该通过参考平面或者电缆回到源端。如果参考平面完整主要在平面内流动如果参考平面分割会形成大环路。我回去会查一下相关资料确认一下。”这种回答虽然不完美但面试官能看到你的思考过程和学习态度。比瞎编一个错误答案强得多。5.4 面试前的准备清单从知识梳理到模拟面试面试前的准备我建议分三步知识梳理、项目复盘、模拟面试。知识梳理把ADC、EMC、电源、时钟、通信、调试这几个方向的核心知识点过一遍每个知识点准备一个案例。项目复盘把做过的项目按“背景、挑战、方案、结果”的结构写下来每个项目准备三个技术亮点。模拟面试找朋友或者同事模拟面试让他们问技术问题你现场回答。录音下来回放听自己的表达是否清晰。我自己的经验是模拟面试至少做三次每次一小时。第一次可能结结巴巴第三次就能对答如流。而且模拟面试能帮你发现知识盲区比如你以为自己懂ADC结果一问ENOB就卡壳那就赶紧补。提示面试前一定要看目标公司的产品方向。如果公司做汽车电子那CAN、LIN、功能安全要重点准备如果做工业控制那EMC、隔离、可靠性要重点准备。6. 硬件工程师的长期成长从面试技巧到能力沉淀6.1 建立自己的知识体系从点到网硬件工程师的成长本质上是从“点”到“网”的过程。刚开始你只会画原理图这是一个点。后来你懂了PCB布局这是第二个点。再后来你懂了EMC、懂了调试、懂了量产这些点就连成了一张网。建立知识体系的方法很简单每学一个新知识点就把它和已有的知识点关联起来。比如学ADC的时候关联到信号链、关联到EMC、关联到电源。学EMC的时候关联到PCB布局、关联到电缆设计、关联到结构设计。这样你的知识就不是孤立的而是相互支撑的。我自己的习惯是每做一个项目就画一张知识地图。把项目涉及的所有技术点画出来然后用线连起来标注它们之间的关系。这张地图就是你的知识体系面试的时候看一眼就能回忆起所有相关知识点。6.2 动手实践从仿真到实测硬件工程师不能只停留在理论层面一定要动手。仿真软件可以用但仿真结果必须用实测验证。我见过太多人仿真结果很好实测一塌糊涂因为仿真模型不准确或者寄生参数没考虑。动手实践的建议第一自己画板子、自己焊、自己调试。第二买一些开发板或者评估板研究别人的设计。第三用示波器、频谱仪、逻辑分析仪等仪器多测多看。第四把每次调试的过程和结果记录下来形成自己的案例库。我自己的经验是动手实践中学到的东西比看书和看视频深刻十倍。比如ADC的charge-kickback效应书上讲得再清楚你也不如自己用示波器测一次采样电容上的波形看到那个反冲脉冲你就永远记住了。6.3 跟踪前沿技术从芯片手册到行业标准硬件技术更新很快尤其是芯片和标准。跟踪前沿技术的方法第一关注芯片厂商的官网和论坛比如TI、ADI、ST的社区。第二看行业标准的最新版本比如IEC、ISO、GB。第三参加技术研讨会和展会了解最新的产品和方案。第四读一些经典的硬件设计书籍比如《高速数字设计》、《信号完整性分析》。我自己的习惯是每季度看一本硬件相关的书每周看几篇芯片厂商的应用笔记。应用笔记是宝藏里面有很多实战经验和设计技巧比教科书实用得多。6.4 面试后的复盘每一次面试都是成长面试不是终点而是起点。每次面试后不管过没过都要复盘。复盘的内容包括哪些问题答得好哪些问题答得不好哪些知识点需要补哪些表达需要改进。我自己的习惯是面试后当天就把所有问题记下来然后逐个查资料、补知识。下次面试再遇到类似问题就能答得更好。而且面试中遇到的问题往往是你知识体系中的薄弱环节补上这些环节你的能力就提升了一个台阶。最后再分享一个小技巧面试的时候如果面试官问了一个你特别擅长的问题不要一口气全说完留一点悬念。比如你讲ADC采样周期讲完计算框架后可以停一下看面试官是否追问。如果面试官追问你再展开讲charge-kickback和去直流。这样互动性更强面试官也会觉得你沟通能力好。这个内容后续还可以这样扩展如果你做的是汽车电子方向可以重点研究功能安全和AEC-Q100认证如果你做的是通信设备方向可以重点研究高速信号完整性和电源完整性。不同方向的硬件工程师知识体系有重叠但侧重点不同。找到自己的方向深耕下去你就能成为这个领域的专家。
