很多朋友装完Cadence Allegro 17.4之后第一反应是打开桌面上那个叫Allegro PCB Designer的图标对着一个黑底白字的空界面发呆完全不知道从哪下手。这个场景我见了太多次原因很简单大家把Allegro当成了整个软件实际上17.4是一整套工具链画原理图用的是OrCAD Capture CIS画PCB才轮到Allegro PCB Editor两者靠网表衔接。这篇文章就从一个零基础视角把从零创建原理图工程和建立元件库这两件入门必做的大事从头到尾捋一遍该避的坑我直接标出来该解释的原理我讲透。全程不需要任何EDA基础照着操作就能跑通第一张原理图并且为后面导入PCB打下底子。1. 装完17.4先别急把Capture和Allegro的分工理清楚很多新手下载完Cadence 17.4看到开始菜单里一长串程序名直接懵了OrCAD Capture CIS、Allegro PCB Designer、OrCAD PSpice Designer、OrCAD Symbol Editor……到底用哪个这个问题不搞清楚后面每一步都会走偏。1.1 原理图在Capture里画PCB才轮到AllegroCadence 17.4这套套件里最核心的其实是两个独立工具一个是OrCAD Capture CIS负责原理图录入和元件库管理另一个是Allegro PCB Designer负责PCB布局布线、铺铜、出光绘。很多人以为Allegro是全能的打开后却找不到画原理图的地方怀疑自己装了假软件其实只是打开错了程序。完整的流程是在Capture里画原理图、建元件库、跑DRC检查然后把网表导出再到Allegro里导入网表、摆封装、拉线、铺铜、出Gerber。Capture管电气逻辑Allegro管物理实现。如果你要画的是一张原理图请打开Capture CIS只有当你要画板框、放封装、布线的时候才需要打开Allegro PCB Designer。1.2 工程文件里那些后缀名都是干什么的新建工程后你会看到几个不同后缀的文件新手经常搞混。.opj是工程管理文件相当于一个索引里面记录了工程包含哪些设计文件、库文件路径真正的原理图数据全在.dsn文件里这个文件才是你画的所有原理图页、元件、连线的存放地。.olb是原理图符号库文件存放你自建的元件符号。还有.obj这类中间文件不用管它。在Capture左侧工程树里能看到这样的结构Design Resources下面挂着.dsn设计文件展开后是Schematic页和Library再往下是工程引用的.olb库最后是Outputs输出文件夹以后生成的网表、BOM表都会出现在这里。理解这个结构很重要因为你后续所有操作都是围绕这个树形目录展开的。1.3 首次打开最容易踩的两个坑第一个坑是路径问题。Capture在工程文件里记录的是库文件的绝对路径很多人把整个工程拷到U盘或者换台电脑双击.opj打不开提示找不到库。解决办法很简单建工程时把所有自建库都放在工程目录下的Library文件夹里并直接引用这个相对位置别去引用C盘深处那些默认路径。第二个坑是很多人不知道Capture的默认视图是浅色背景、细线小格刚打开觉得特别简陋以为哪里设置错了。实际上这是正常的原理图工具本来就不需要花哨界面。如果觉得格点不清晰可以在Options → Preferences里调背景色和格点样式后面我会细说。2. 新建原理图工程模板选错后面每一步都在还债新建工程这个动作看起来简单但模板选错是真的会让人难受。我见过不少人在Analog or Mixed A/D工程里画完了原理图结果想导入Allegro做PCB时发现工程结构不对又得重建工程重新导网表白白消耗一下午。2.1 新建工程时下拉框里的几个选项怎么选在Capture CIS里执行File → New → Project弹出的对话框底部有个Create a New Project Using下拉框里面选项很多新手只需要关注四个Analog or Mixed A/D、PC Board Wizard、PC Board Project、Schematic。Analog or Mixed A/D经典Capture工程类型适合纯原理图设计也可以配合PSpice做仿真。如果只是想画个图、建个库选这个不会错。PC Board Wizard向导式创建会引导你完成元件库、PCB编辑器、约束条件等设置最终生成一套包含原理图和PCB工程结构的完整项目。PC Board Project直接创建一个包含PCB设计流程的工程适合已经想好后面一定要打板的人。Schematic只创建原理图设计文件最轻量但缺少一些PCB相关的工程配置。2.2 PC Board Wizard向导到底帮你做了什么我建议新手直接选PC Board Wizard。它会问你几个问题工程类型选Analog or Mixed-Signal还是PC Board是否创建空白页要不要复制现有模板等。回答完向导它会自动生成一个完整的工程骨架包括一个空原理图页、一个空PCB工程结构以及默认的工程配置。这样做的好处是你在Capture里画完原理图后可以直接衔接Allegro流程不需要再手动补工程结构。很多教程为了省事让新手选Schematic但那样到了导入PCB阶段会多好几步手动配置对新手来说很不友好。记住只要你有以后要打板这个念头就从PC Board Wizard开始。2.3 从空图纸到第一张可画原理图的页面选完PC Board Wizard后进入主界面。这时候工程树里可能会自动生成一个Schematic1文件夹里面有一张Page1页面。如果没有手动操作也很简单在工程树的.dsn上右键 → New Schematic命名比如Demo_Main再右键这个Schematic → New Page命名Page1。双击页面标签就进入原理图编辑界面了。这里有个细节Capture支持一个Schematic文件夹下多张Page页面多张页面在电气上通过同名网络标签自动连接。也就是说你不需要把整块板子塞进一张图纸里分页绘制是正常且推荐的做法。2.4 页面大小和格点一开始就设对进入原理图页后先设置页面大小右键图纸空白处 → Schematic Page Properties把页面尺寸从默认的A改为A3或A4。我个人的经验是小工程用A4中等复杂度用A3带稳压电源、接口、单片机的板子建议A3起步。图纸太小元件堆在一起DRC报警都看不清是谁跟谁打架。格点设置更重要Options → Preferences → Grid Display原理图格点建议保持0.1英寸或2.54mm并且开启Snap to Grid。Capture的连线只认格点引脚不在格点上就接不上线。很多新手觉得格点越大越挡视线改成0.025英寸结果引脚对不齐画完的图看着是连上了DRC一跑全是未连接报错。在原理图阶段网格密度保持默认就好。3. 元件库是整条流程的第一块基石符号库与封装库必须分开想原理图工程建好后下一步不是急着画图而是先建元件库。这是整个流程里最容易被忽视、也是后面报错最多的一环。很多人图省事直接用软件自带的库但实际项目中总有数据库里没有的元件自己会建库是必须的技能。3.1 符号库、封装库和网表之间的关联逻辑Cadence里库这个概念是分散的新手必须分清楚两套库一套是原理图符号库文件后缀.olb由Capture使用里面的Part是你在原理图上看到的矩形符号、引脚编号、引脚名称另一套是PCB封装库由Allegro使用文件包括.dra封装图形和.pad焊盘描述的是元件在PCB上的物理尺寸、焊盘位置。两套库之间没有任何自动同步它们只能靠一个属性关联——原理图Part属性里的PCB Footprint。你在Capture建的符号里填上0603导网表时Capture把这个字符串带出去Allegro导入网表时拿这个字符串去自己的封装库里找名为0603的.dra文件。名字对不上、大小写不一样、多了空格都会报Footprint not found。理解了这一条你就理解了Cadence整个流程的一半。3.2 手工建一个0603电阻的完整操作理论说完了直接上手。在Capture里建一个最简单的贴片电阻在工程树最底部的Library节点上右键 → New Library生成一个.olb库文件命名Lib_Resistor。右键这个库 → New Part弹出New Part Properties对话框。Name填R_0603Part Reference Prefix填R这两项决定元件名和自动编号前缀。PCB Footprint这一栏填0603注意必须和Allegro封装库里那个.dra文件名完全一致。进入符号编辑界面后先用矩形工具画一个电阻符号主体长宽大约6×3格点位置放在原点附近。点击Place Pin放置引脚Place Pin对话框里Pin Number填1Pin Name可以留空Pin Type选择Passive放好后按空格键或右键确认位置。重复放第二个引脚Pin Number填2。两个引脚放在矩形左右两侧注意引脚上带小方块的连接端要朝外。保存后这个元件符号就建好了。你可以在原理图页里Place → Part找到它。第一次建库不需要花哨把流程跑通最重要。3.3 Pin Type Power报警的来龙去脉这个报警在各大论坛出现频率极高。Capture里的引脚类型Pin Type包括Input、Output、Bidirectional、Passive、Power等其中Power类型引脚有特殊脾气它不能通过普通Wire和别的引脚相连只能接电源符号VCC、GND这类Power符号。很多新手画完元件把VCC引脚直接拉一根Wire出去结果DRC一跑就报Pin type power警告或者显示网络连不上。根源就在这里。处理办法有三个在原理图中使用工具栏的Power符号Place → Power把电源符号放到Power引脚端点上符号的名字比如VCC和引脚同名电气上就自动连接了。如果你确定那个引脚其实是普通信号脚去库里把Pin Type改成Passive。但这只适合那些长得像电源、实际是信号的引脚。使用全局电源符号让网络跨页自动连通。我见过最典型的反面案例有人嫌报警烦把所有Power引脚全改成PassiveDRC确实安静了结果到了PCB阶段电源网络没被正确识别为电源网络最后只能手动飞线差点酿成短路事故。记住电源引脚就该用Power类型报警不是用来消掉的是用来读懂的。3.4 PCB Footprint名字写错一个字符后面全完这一步值得单独强调。很多新手的库符号画得没问题原理图也连好了结果在Allegro里导入网表时崩溃报错信息一排Footprint not found。一问原因大多是PCB Footprint属性里填的名字和实际封装文件名有出入多了个下划线、大小写不同、或者填了个0603R但库里叫R0603。给自己定个规矩在Capture的元件属性里填PCB Footprint之前先去Allegro封装库目录确认.dra文件的实际文件名复制粘贴过来不要手打。如果现在还没有封装库先制定命名规范比如阻容封装直接用尺寸单位命名0603、0805、R0402IC封装用SSOP20、QFN48这样带前缀的格式全工程统一。提示Capture导网表时还会检查元件有没有位号、有没有Value属性。位号是自动编号生成的Value属性则需要你自己在建库时添加。别等到出BOM表才发现整列都是空的。4. 建库阶段最容易翻车的五个细节建库看起来只是画个框、放几个脚实际操作中翻车点非常多。下面这五个细节是我见过新手踩坑踩得最密集的地方一次性讲清楚。4.1 位号前缀和Value属性别乱填Part Reference Prefix决定自动编号后的位号前缀填R就编成R1、R2填C就编成C1、C2。如果建库时前缀填错比如电阻填成了C后面所有元件编号全乱改起来极其痛苦。另一个容易忽略的是Value属性。Capture不会自动给你加Value你需要自己在Part Properties里添加一个Value属性并填写默认值比如电阻填10k电容填10uF。如果不想在库里写死也可以留空放原理图时逐个修改。但不加这个属性的话后期生成BOM表格元器件清单那一列全是空白采购的时候你才知道什么叫绝望。4.2 引脚必须落在格点上这是建库最隐蔽的坑没有之一。Capture的连线工具只认格点Wire从A引脚出发必须落到B引脚的格点端点才算真正连接。如果引脚悬在格点中间导线走过去看着贴上了实际上根本没捕获到端点DRC必然报错。怎么检查把视图放大到引脚端点看端点的十字标记是否与格点圆点重合。养成习惯建库时引脚间距固定为0.1英寸2.54mm的整数倍引脚坐标对称分布。这样做出来的库在不同格点设置下都能正常连接后面画原理图会省非常多事。4.3 引脚长度和引脚间距Capture里引脚有长度属性默认0.3英寸。新手喜欢把引脚设得特别短觉得这样符号看起来紧凑结果在原理图上接线时Wire刚碰到引脚就出了边界视觉上一团乱打印下来更是看不清。建议引脚长度保持默认的0.3英寸符号内部的引脚端有足够的预留空间。引脚间距不要小于0.1英寸否则两个引脚在原理图上会贴在一起选中一个引脚经常误碰到另一个DRC也会报引脚重叠警告。如果一个封装引脚特别多比如44脚的MCU不要试图在一张符号图里全塞下用我下面说的多Part方式处理。4.4 多Part元件的分体建库74系列、运放类元件一个物理封装内部包含多个功能单元比如74HC00是4个与非门。这种元件建库时要用到New Part Properties里的Parts per Package填入4并在Package Type里选择Heterogeneous异质或Homogeneous同质。建库过程是这样的新建Part后Capture会创建4个sectionA、B、C、D你分别给每个section画符号、放引脚。关键是每个section的引脚编号必须与真实物理封装对应的引脚号一致比如74HC00的A单元用1、2、3脚B单元用4、5、6脚依此类推。这部分操作是建库的技术难点新手第一次做不要急先在纸上把物理引脚分配表列出来再照着填。4.5 库文件路径的坑Capture支持引用多个外部.olb库文件但库路径管理不好就是一个巨坑。不要在C盘个人目录下堆一堆散乱的库文件也不要用一大堆库1_最终版.olb、_final这种命名。建议按类别建库电阻电容一个库、IC一个库、连接器一个库命名清晰。如果是在学校实验室或者公司共用的电脑上一定要把库放到共享盘或工程目录下用相对路径引用。否则你导出的工程到了别人机器上Capture按绝对路径找不到库原理图全部变成缺失符号网表更是导出失败。我见过最惨的情况是毕业设计答辩前夜学生把自己的工程拷到答辩电脑上演示结果所有元件符号变成问号现场一片尴尬。这种事故完全可以通过规范库路径避免。5. 第一次真正画原理图从放置元件到网络标签库建好了工程也建好了接下来就是把元件放上图纸、连起来、标注清楚。这一节解决画出来的原理图到底规不规范的问题。5.1 放置元件和自动排位号在原理图页面里Place → Part弹出的对话框会让你选择库和元件。从你自建的库里找到R_0603双击放置到图纸上。放几个电阻电容、一个IC、一个连接器差不多就能组成最小系统的雏形。放完后执行Tools → Annotate弹出自动编号对话框。这里有个细节如果工程多页勾选Annotate across all pages位号会跨页连续编号如果每个页面希望A页编号1-10、B页编号11-20则按页面编号。默认从1开始自动递增检查一下位号没有重复就可以。Annotate的作用是给所有元件统一刷新位号非常重要不跑这一步直接导网表会报duplicate reference错误。5.2 Wire、Net Alias、Bus、Power符号的分工这四种连接方式新手必须分清楚Wire普通导线连接两个引脚端点是物理上看得见的连接。快捷键W。Net Alias网络标签给一段导线或引脚定义一个网络名比如CLK、DATA。两处不相连但拥有同一个Net Alias的地方在电气上是连通的。长距离走线时用它代替绕线页面也会清爽很多。Bus总线用于数据总线、地址总线比如DATA[0..7]。实际使用时总线上的每一根信号线依然要用Wire和各自的Net Alias连接总线只是打包显示。Power符号专门用于电源和地Place → Power里选择双击可以改名字比如VCC改成3V3。新手容易犯的错是把Net Alias当Wire用两个引脚之间只加了Net Alias没有画WireDRC照样能过因为电气上确实是连通的。但可读性极差检查图纸时十分痛苦。我的习惯是近距离连接用Wire跨页、跨区域连接用Net Alias总线信号统一用BusNet Alias。5.3 电源和地的标注规范电源符号在Capture里有个特性符号名字就是网络名。你放一个VCC电源符号它连出来的那根线网络名自动就是VCC改成3V3网络名就变成3V3。基于这个特性规范做法是所有VCC网络都放名字为VCC的电源符号所有GND网络都放名字为GND的接地符号不要一会儿用VCC一会儿用5V来表达同一个网络。常见错误是用Wire去手动连接Power类型的引脚导致Pin type power警告前面3.3节说过。正确做法是直接把电源符号放到引脚端点上让符号的引脚和元件Power引脚通过同名网络自动形成连接。另外一张原理图里同时存在5V和3V3两个电源网络时一定要检查每个电源符号的名字是否对应正确一条网络标错PCB上就是一根错误连线。6. DRC检查与常见报警解读别让警告变成PCB上的事故原理图画完不是终点。我见过太多新手画完图直接导网表结果Allegro里错误刷屏又跑回来不知道改哪里。正确做法是画完立刻跑DRC把每条警告都搞清楚再进入下一阶段。6.1 画完第一版就立刻跑DRC在Capture里执行Tools → Design Rules Check弹出DRC对话框。勾选需要检查的项目包括ERC检查、单节点网络检查、未连接引脚检查然后运行。检查结果是列表形式双击每条结果界面会自动跳到对应位置。强烈建议新手把每一条都点开看看不要只看有没有红色因为很多警告是善意提醒但确实也存在隐藏的严重错误。把DRC报错清零不是目的理解每一条为什么报才是目的。一条报警如果你说不出原因那它就是一个潜在的坑。6.2 高频报警逐条拆解我总结了新手在Capture阶段最常遇到的几条报警报警信息含义处理方式WARNING(ORCAP-1572): Net has no driving source网络没有驱动源常见于电源网络没接电源符号或某个信号网络两端都是输入引脚检查网络是否漏连WARNING(ORCAP-1611): Possible pin type conflict引脚类型冲突常见于Power引脚被普通Wire连接或输出引脚直接接输出引脚ERROR: Net contains illegal character网络名包含非法字符网络名里不能有空格、中文、特殊符号改成3V3、DATA_0这类规范名WARNING: Floating pin / unconnected pin引脚悬浮未连接确认是故意悬空还是漏连故意悬空可以放置No Connect符号标记WARNING: Duplicate reference位号重复执行Tools → Annotate重新编号第2条报警在导PCB之前必须解决电源网络识别错误会导致铺铜错误那就不只是报警了是直接板子短路。6.3 从Capture到Allegro的网表传送DRC通过后就是连接两个工具的关键一步创建网表。在Capture里选中.dsn工程文件执行Tools → Create Netlist弹出Netlist对话框选择Allegro格式指定输出目录点击确定。生成的网表文件就是Capture和Allegro之间的桥梁。打开Allegro PCB Designer先确认封装库路径已经指向你存放.dra和.pad文件的目录然后执行File → Import → Logic选择刚才生成的网表文件导入。如果一切顺利元件会以封装形式出现在Allegro的界面里等待你摆放布局。如果报Footprint not found回头检查3.4节说的PCB Footprint命名问题如果报Pin mismatch检查原理图符号引脚数与封装焊盘数是否一致这是建库时引脚编号没对应好的典型症状。到这里Capture建库→原理图→DRC→网表→Allegro这条完整链路就真正跑通了。后面的摆封装、布线、铺铜、设置设计规则、出光绘都是在Allegro里继续展开的事原理图和元件库这个基础已经打牢后面学起来会顺很多。最后再说说我的真实体会学Cadence这套工具最难的不是某个命令不会用而是不知道下一步该干什么。所以我不建议新手一上来就刷各种快捷键教程、看一堆花哨的skill脚本先把这条主链路跑通比什么都强。我在带新人的时候第一张练习图永远是最小系统板自己建库、自己画、自己导网表哪怕最后不打板也要跑到Allegro里看到元器件一个个摆出来为止。当你亲手跑完这一圈你对整个工具链的理解就有了骨架后面再往里面填铜皮、铺地、规则设置这些细节都只是往骨架上添肉而已。如果你现在正好卡在建好的库导不进去或者原理图报警不知道怎么查这一步按这篇文章的顺序从头检查一遍八成的问题都能自己解决。
