1. 折叠共源共栅结构到底解决了什么痛点第一次接触折叠共源共栅Folded Cascode放大器的人多半是在做全差分运放的时候被增益指标卡住了。单级共源放大器增益不够两级米勒补偿运放又难调稳定性这时候折叠共源共栅就成了一个绕不开的选项。它的核心价值在于用一级结构同时拿到高增益和较好的频率特性不需要第二级就能把直流增益推到60dB以上同时输出摆幅比套筒式共源共栅Telescopic Cascode宽得多。我先把结论摆在这里折叠共源共栅适合中等增益、宽输出摆幅、中等功耗的场景比如开关电容电路里的运放、ADC的余量放大器、连续时间滤波器里的OTA。如果你的应用需要极高增益80dB或者极低功耗那可能要另想办法比如增益自举或者多级结构。1.1 从套筒式到折叠式一个摆幅换增益的取舍套筒式共源共栅的结构很直观输入差分对在上面下面堆两层共源共栅管电流从电源一路流到地像一根竖直的“套筒”。它的优点是电流复用效率高同样的电流能贡献更大的跨导噪声也低。但问题也很明显——输出摆幅被严重压缩。假设电源电压1.8V尾电流管需要0.2V的过驱动电压输入对需要0.3V下面两层共源共栅管各需要0.25V那么输出端能用的电压范围可能只剩0.5V左右。对于低电源电压设计来说这几乎是致命的。折叠式结构换了个思路把输入对和共源共栅管放在不同的电流支路上。输入差分对的电流经过折叠节点后被“折”到另一条支路上去。这样输出端的电压摆幅不再受输入对和尾电流管的堆叠限制可以做到接近电源电压的范围。代价是功耗——折叠节点需要额外的偏置电流总电流比套筒式大噪声也会因为更多晶体管贡献而略微上升。提示折叠共源共栅的功耗通常是套筒式的1.5到2倍这个代价换来的是输出摆幅从0.5V提升到1V以上在低电源电压下非常值得。1.2 增益是怎么“共源共栅”出来的共源共栅结构的增益提升原理可以用一个简单的类比理解共源级像一个单级放大器增益是gm×ro。共源共栅在它下面叠了一个共栅级共栅级的输入阻抗很低约1/gm但它把输出阻抗抬高了约gm×ro倍。所以总输出阻抗变成gm×ro×ro增益也就跟着上去了。折叠式结构里输入对是共源接法信号电流经过折叠节点后流入共源共栅支路。共源共栅管的源极看到的是折叠节点的低阻抗漏极看到的是高阻抗负载所以它起到了“电流缓冲阻抗提升”的双重作用。最终单级增益可以写成Av ≈ gm1 × (gm7 × ro7 × ro9 || gm5 × ro5 × ro3)其中gm1是输入对跨导gm7/ro7和ro9是NMOS共源共栅管的参数gm5/ro5和ro3是PMOS共源共栅管的参数。这个公式告诉我们要提增益要么加大输入对跨导要么加大共源共栅管的输出阻抗。加大跨导意味着加大电流或加大W/L加大输出阻抗意味着加长沟道长度。1.3 折叠节点的电压选择一个容易被忽略的细节折叠节点的直流电压决定了输入对和共源共栅管能否都工作在饱和区。这个节点太高输入对的漏源电压不够太低共源共栅管的源极电压不够。实际设计中我通常把折叠节点设在比输入对过驱动电压高0.1V左右的位置留一点裕度。具体做法是先确定输入对的过驱动电压Vod1然后折叠节点电压Vfold ≈ Vg1 - Vth1 - Vod1 0.1V。这个0.1V是给工艺波动和温度变化留的余量。如果折叠节点电压设得太紧仿真时看着没问题流片回来可能就因为阈值电压漂移而进入线性区。2. 手算一遍偏置电流与晶体管尺寸很多教程讲折叠共源共栅一上来就给电路图然后直接仿真中间的手算过程跳过了。但实际项目中如果你对手算没有感觉仿真时根本不知道从哪里调起。我习惯先用手算把偏置点和尺寸定个大概再用仿真微调。2.1 从指标反推总电流假设我们要设计一个折叠共源共栅运放指标如下直流增益≥60dB单位增益带宽≥50MHz相位裕度≥60度负载电容2pF电源电压1.8V。第一步确定总电流。单位增益带宽GBW gm1 / (2π × CL)所以gm1 2π × 50MHz × 2pF ≈ 628μS。输入对的过驱动电压通常取0.15到0.25V我取0.2V那么输入对单管电流ID1 gm1 × Vod1 / 2 628μ × 0.2 / 2 ≈ 62.8μA。差分对总电流约126μA。折叠节点需要额外的偏置电流通常取输入对电流的1到1.5倍。我取1.2倍那么每条共源共栅支路的电流约150μA。总电流就是输入对电流加上两条共源共栅支路电流约126μ 300μ 426μA。加上偏置电路本身的功耗整体静态电流大概在500μA左右。2.2 共源共栅管的长度怎么选共源共栅管的输出阻抗直接决定增益。在长沟道器件中ro ≈ VA × L / ID其中VA是厄利电压约5到10V/μm。要拿到60dB增益输出阻抗需要达到gm1 × ro_total ≥ 1000即ro_total ≥ 1000 / 628μ ≈ 1.6MΩ。单层共源共栅的输出阻抗约gm × ro × ro。假设gm7 500μSro7 200kΩro9 200kΩ那么单层阻抗约500μ × 200k × 200k 20MΩ。两层并联后约10MΩ远大于1.6MΩ所以增益有足够余量。但实际中因为版图寄生和短沟道效应ro会打折扣所以长度不能取太小。我通常取L 2到4倍最小长度在0.18μm工艺下取0.5到0.8μm。2.3 偏置电路的设计要点折叠共源共栅需要至少三组偏置电压输入对尾电流管的栅压、PMOS共源共栅管的栅压、NMOS共源共栅管的栅压。这些偏置电压不能随便用理想电压源给实际电路中要用电流镜和二极管接法产生。我习惯用宽摆幅共源共栅电流镜来产生偏置因为它的输出摆幅损失小。具体做法是用一个基准电流源产生10μA的参考电流然后通过电流镜复制到各支路。偏置管的尺寸要和主电路管成比例比例通常取1:4到1:8这样偏置支路的电流小功耗低同时匹配性也够。注意偏置电路的噪声会直接耦合到信号路径所以偏置管的沟道长度不能太短通常取主电路管的1.5倍以上以降低闪烁噪声。3. 小信号模型与频率响应的实际推演手算完偏置接下来要推小信号。折叠共源共栅的小信号模型比套筒式复杂因为折叠节点处有电容会引入一个寄生极点。这个极点如果处理不好会吃掉相位裕度。3.1 主极点和次极点的位置估算主极点由输出节点和负载电容决定fp1 1 / (2π × Rout × CL)。Rout是输出阻抗约10MΩCL是2pF所以fp1 ≈ 8kHz。单位增益带宽是50MHz那么次极点至少要放在100MHz以上才能保证相位裕度。折叠节点处的寄生电容主要是输入对的漏极电容和共源共栅管的源极电容大约0.1到0.2pF。折叠节点看到的电阻约1/gm7假设gm7 500μS那么折叠节点的时间常数约0.2pF × 2kΩ 0.4ns对应极点频率约400MHz。这个极点离单位增益带宽还有8倍距离相位贡献约-14度可以接受。但如果你把输入对的尺寸做得很大漏极电容可能到0.5pF折叠节点极点就降到160MHz相位裕度会明显变差。所以输入对的W不能盲目加大要在跨导和寄生电容之间折中。3.2 共源共栅节点的高频行为共源共栅管的源极节点即共源共栅节点也有一个寄生极点。这个节点看到的电阻约1/gm_casc电容是共源共栅管的源极电容加上下面管的漏极电容。因为1/gm_casc通常很小几百欧姆所以这个极点频率很高一般不用太担心。真正需要注意的是共源共栅管漏极节点也就是输出节点。输出节点除了负载电容还有共源共栅管的漏极电容和下一级输入电容。如果下一级输入电容很大主极点会往低频移带宽下降。这时候要么加大电流提升gm1要么加缓冲级隔离。3.3 用零极点对消改善相位裕度有时候折叠节点的寄生极点位置不够高相位裕度差几度。一个常用的技巧是在共源共栅管的栅极加一个小电容引入一个左半平面零点抵消折叠节点极点。这个电容通常取0.1到0.3pF具体值要在仿真中扫描确定。我试过在一个1.8V 0.18μm的折叠共源共栅上折叠节点极点约200MHz相位裕度只有55度。在PMOS共源共栅管栅极加0.2pF电容后零点出现在180MHz附近相位裕度回到65度带宽基本没变。这个方法比加大电流更省功耗。4. 仿真验证从DC到AC再到瞬态手算和仿真之间总有差距尤其是短沟道工艺下手算的ro和gm误差可能到30%以上。所以仿真不是走过场而是必须认真做的环节。我通常分三步DC工作点、AC小信号、瞬态大信号。4.1 DC仿真先看工作点是否干净DC仿真的目的不是看增益而是看每个晶体管是否在饱和区。在Cadence里跑DC然后看region参数确保所有管子的region是2饱和区。如果有管子在线性区先调偏置电压不要急着看AC。我遇到过一种情况输入对管在饱和区但共源共栅管在线性区原因是折叠节点电压设得太低。调高折叠节点电压后共源共栅管回到饱和区但输入对又进了线性区。这时候要重新分配过驱动电压把输入对的Vod减小给共源共栅管留更多裕度。提示DC仿真时把温度设成-40、27、85三个点分别跑确保全温度范围内工作点都正常。很多设计在27度没问题到85度就因为阈值电压下降而进入线性区。4.2 AC仿真看增益、带宽和相位裕度AC仿真直接看开环增益和相位。折叠共源共栅的开环增益在低频是平的主极点后以-20dB/dec下降次极点后变成-40dB/dec。相位从0度开始下降主极点贡献-90度次极点再贡献-90度。我通常看三个数低频增益、单位增益带宽、相位裕度。低频增益要留10dB余量比如指标60dB仿真至少70dB。单位增益带宽要覆盖指标相位裕度至少60度最好65度以上。如果增益不够先看输出阻抗是否够大。在仿真里可以单独看每个管子的gm和ro然后手算输出阻抗和仿真结果对比。如果差很多可能是某个管子没在饱和区或者版图寄生太大。4.3 瞬态仿真验证压摆率和建立时间AC仿真看的是小信号瞬态仿真看的是大信号。折叠共源共栅的压摆率受限于尾电流和负载电容SR I_total / CL。假设总电流500μACL 2pF那么SR 250V/μs。这个值在开关电容电路里够用但在高速ADC里可能不够。建立时间要看闭环响应。把运放接成单位增益缓冲器输入加阶跃信号看输出多久稳定到0.1%精度。折叠共源共栅的建立时间通常由压摆率和线性建立两部分组成。压摆率阶段输出线性上升线性建立阶段是指数逼近。如果建立时间太长先看压摆率是否够再看相位裕度是否够。5. 版图阶段那些仿真看不出来的坑仿真过了不代表流片能work。折叠共源共栅的版图有几个特殊的地方如果处理不好增益可能掉10dB以上。5.1 折叠节点的寄生电容要压到最小折叠节点是输入对漏极和共源共栅管源极的连接点这个节点的寄生电容直接决定折叠节点极点的位置。版图上要尽量缩短这条走线输入对和共源共栅管要挨着放。如果中间隔了别的电路寄生电容可能翻倍。我通常把输入对放在中间PMOS共源共栅管放在上面NMOS共源共栅管放在下面折叠节点用最短的金属线连接。金属线用高层金属因为高层金属的单位面积电容小。如果必须跨线尽量垂直交叉减少平行走线长度。5.2 电流镜的匹配决定失调折叠共源共栅的失调主要来自输入对和电流镜的失配。输入对的失配贡献约1mV量级电流镜的失配可能贡献几mV。要降低失调电流镜管要用大尺寸并且用共 centroid 布局。具体做法是把PMOS电流镜管拆成偶数个指状管交叉排列。比如每个管子拆成4个指A管和B管的指交替放置。这样梯度效应和边缘效应会被平均掉失配可以降低到原来的1/3左右。5.3 电源和地的走线要分开折叠共源共栅对电源噪声很敏感因为共源共栅管的源极直接接电源或地。如果电源走线上有数字电路的开关噪声会通过共源共栅管耦合到输出。版图上要把模拟电源和数字电源分开用不同的pad和走线。我习惯在运放周围加一圈保护环把衬底噪声隔开。保护环接干净的模拟地宽度至少2μm。如果面积允许再加一层深N阱把PMOS管和衬底噪声隔开。6. 增益自举什么时候需要以及怎么加折叠共源共栅的增益在60到70dB之间如果指标要求80dB以上单靠加大管子尺寸和电流很难做到这时候要考虑增益自举Gain Boosting。6.1 增益自举的基本原理增益自举的核心思想是在共源共栅管的栅极加一个辅助放大器让共源共栅管的源极电压跟随漏极电压变化从而把共源共栅管的输出阻抗再抬高A倍。A是辅助放大器的增益通常10到20倍就够了。加了增益自举后输出阻抗变成A × gm × ro × ro增益提升20到26dB。但辅助放大器会引入新的极点和零点如果设计不好稳定性会出问题。辅助放大器的带宽要大于主运放的单位增益带宽否则相位裕度会严重下降。6.2 辅助放大器的实现方式辅助放大器通常用简单的差分对加电流镜负载增益10到20倍功耗很小几十微安就够了。输入接共源共栅管的漏极和源极输出接共源共栅管的栅极。注意辅助放大器的输入共模范围要覆盖共源共栅管漏极和源极的电压范围。我试过在一个折叠共源共栅上加增益自举低频增益从68dB提升到88dB单位增益带宽从50MHz降到45MHz相位裕度从65度降到58度。后来在辅助放大器输出加了一个小电容补偿相位裕度回到62度。增益自举的代价是面积和功耗增加还有设计复杂度上升所以只在增益指标卡得很死的时候才用。6.3 增益自举的稳定性陷阱增益自举最容易出的问题是辅助放大器在某个频率上产生正反馈。因为辅助放大器的输入是共源共栅管的漏极和源极这两个节点的信号相位在低频是反相的但在高频可能因为寄生电容而变成同相。如果辅助放大器在高频还有增益就会形成正反馈导致振荡。避免这个问题的方法是辅助放大器的带宽要限制在主运放单位增益带宽的1.5倍以内并且加相位补偿。我通常在主运放的输出和辅助放大器的输出之间加一个小电容形成米勒补偿把辅助放大器的带宽压下来。7. 实测中遇到的几个典型问题与排查思路流片回来测试的时候总会遇到一些仿真里没出现的问题。我挑三个印象最深的说说。7.1 增益比仿真低10dB第一批片子回来测增益只有58dB仿真明明是70dB。排查过程先测工作点发现偏置电流比设计值小了20%。原因是偏置电路里的电流镜管在版图上被放到了温度梯度大的位置阈值电压漂移导致电流偏小。重新布局后电流回到设计值增益回到68dB。这个坑的教训是偏置电路不要放在功率管旁边要放在温度均匀的区域。如果面积允许偏置电路加 dummy 管减少边缘效应。7.2 相位裕度在低温下变差常温测相位裕度65度-40度测只有50度输出有振铃。原因是低温下NMOS的迁移率上升gm变大单位增益带宽变宽但折叠节点极点位置没变所以相位裕度下降。解决办法是在偏置电路里加温度补偿让尾电流在低温下适当减小抵消gm的上升。7.3 输出失调电压随输入共模变化输入共模从0.8V变到1.2V输出失调从1mV变到5mV。原因是PMOS电流镜的输出阻抗随漏源电压变化导致电流失配。解决办法是加大PMOS电流镜的沟道长度从0.5μm加到1μm失调变化降到2mV以内。8. 折叠共源共栅在典型系统里的应用取舍折叠共源共栅不是万能的它在不同系统里的表现差异很大。我拿三个典型场景说说。8.1 开关电容电路里的运放开关电容电路要求运放的建立时间短通常需要高带宽和高压摆率。折叠共源共栅的带宽容易做高但压摆率受限于总电流。如果建立时间要求很紧要么加大电流要么用AB类输出级。我通常会在折叠共源共栅后面加一个源极跟随器提高驱动能力同时不牺牲增益。8.2 连续时间滤波器里的OTA连续时间滤波器对线性度要求高折叠共源共栅的线性度取决于输入对的过驱动电压。过驱动电压越大线性范围越宽但跨导越低带宽越窄。我通常取Vod 0.25V左右在带宽和线性度之间折中。如果线性度还不够可以用源极退化电阻但会牺牲增益。8.3 ADC里的余量放大器余量放大器要求增益高、噪声低、功耗低。折叠共源共栅的噪声主要来自输入对和折叠节点后的共源共栅管。要降噪声输入对的gm要加大但功耗会上升。我通常先满足噪声指标再优化功耗。如果噪声指标很紧可以考虑用斩波稳定技术把低频噪声搬离信号带。9. 从设计到流片的时间分配建议最后说说项目管理层面的经验。折叠共源共栅的设计周期通常4到6周我一般这样分配手算和选型3天原理图输入和仿真2周版图2周后仿和修改1周。其中版图最容易超期因为折叠节点的寄生电容要反复优化。我建议在原理图阶段就把晶体管的尺寸和布局大致定下来版图工程师可以提前开始规划。如果等到原理图完全定稿再开始版图时间会很紧。另外后仿一定要做尤其是折叠节点和输出节点的寄生提取。我见过太多前仿没问题、后仿增益掉8dB的案例。注意后仿时要把寄生电容提取的精度设高一些尤其是折叠节点。如果提取精度设低了后仿结果会偏乐观流片回来可能更差。折叠共源共栅是一个经典但不容易做好的结构。它的每一个参数都和其他参数耦合调一个地方往往要重新检查另外三个地方。我的经验是先把偏置点调稳再调增益最后调带宽和相位裕度。不要一上来就盯着增益看工作点不对增益再高也是假的。
与Keil逻辑分析仪波形观察)
