1. 为什么单比特信号跨时钟域不能直接打两拍就完事很多人第一次接触跨时钟域脑子里记住的就是一句口诀单比特打两拍多比特用 FIFO 或者握手。这句话本身没错但它把最关键的部分省略了——打两拍到底在解决什么问题什么情况下打两拍根本救不了你以及为什么多比特信号不能靠打两拍蒙混过关。我见过太多项目里工程师把一组 8 位数据总线直接两级触发器同步过去仿真跑得漂漂亮亮上板之后偶发数据错乱查了半个月最后发现是各比特到达时间不一致导致的采样错位。先把最基础的概念捋清楚。亚稳态指的是触发器的输入信号在时钟有效沿附近发生变化违反了建立时间或保持时间要求导致触发器输出在一段时间内既不是稳定的高电平也不是稳定的低电平而是在中间某个电压附近振荡最终随机落到高或低。这个最终需要的时间是不确定的可能很快也可能超过一个时钟周期。如果下游电路在这个不确定窗口内采样了这个输出就会得到不可预期的结果。那为什么两级同步器能消除亚稳态严格来说它不能消除它做的是降低亚稳态传播到下游的概率。第一级触发器采样异步信号它自己可能进入亚稳态但给它一整个时钟周期的时间去稳定到第二级触发器采样时第一级输出已经稳定的概率极高。这个概率可以用 MTBF平均无故障时间来量化MTBF e^(t_r / τ) / (T_0 × f_clk × f_data)其中 t_r 是留给亚稳态稳定的时间通常就是一个时钟周期减去建立时间τ 和 T_0 是工艺相关的常数f_clk 是采样时钟频率f_data 是异步信号的变化频率。从公式能看出来时钟越快、数据翻转越频繁MTBF 越低。这就是为什么高速设计里两级可能不够需要三级甚至更多。但这里有个前提两级同步器只适用于单比特信号。原因很直接——两级同步器保证的是每个比特最终会稳定到正确的值但它不保证多个比特在同一时刻都稳定到各自正确的值。假设你要同步一个 4 位计数器从 0111 变到 1000四个比特同时翻转。由于布线延迟、触发器特性差异这四个比特到达同步器的时间有先后。如果采样时钟恰好落在翻转窗口内你可能采到 0111、1000也可能采到 1111 或者 0000 这种中间态。对于计数器来说1111 和 0000 是完全错误的值而且这种错误不是亚稳态是实实在在的逻辑错误下游电路会把它当成合法数据使用。所以多比特跨时钟域的正确做法只有两条路用格雷码保证每次只有一个比特变化或者用握手/FIFO 保证数据在稳定后才被采样。格雷码适合计数器这类连续变化的场景异步 FIFO 适合数据流场景。这篇主要讲异步 FIFO因为它是实际项目里用得最多、也最容易出问题的结构。2. 异步 FIFO 的核心难点不在存储而在读写指针的跨域比较很多人以为异步 FIFO 的难点是双口 RAM 的读写控制其实不是。双口 RAM 本身很简单一边写一边读各用各的时钟。真正难的是空满标志的产生——写指针在写时钟域读指针在读时钟域要判断满需要知道读指针的位置要判断空需要知道写指针的位置这就必然涉及跨时钟域。先看一个最朴素的思路把写指针同步到读时钟域和读指针比较产生空标志把读指针同步到写时钟域和写指针比较产生满标志。这个思路方向是对的但直接同步二进制指针会踩前面说的多比特问题。写指针从 0111 变到 1000四个比特同时翻转同步到读时钟域时可能采到错误值。如果这个错误值恰好让空标志判断出错读侧就会在 FIFO 实际非空时认为空或者在非空时读出无效数据。解决办法是用格雷码表示指针。格雷码的特性是相邻两个数之间只有一位变化这样跨时钟域同步时即使采样时刻正好落在翻转窗口最多也就是采到旧值或新值不会出现中间态。比如 0111 的格雷码是 01001000 的格雷码是 1100只有最高位变化。同步器采到 0100 或 1100 都是合法的对应的二进制值 0111 或 1000 也都是合法的指针值不会产生逻辑错误。但格雷码有个限制它只适合每次加一的场景。异步 FIFO 的读写指针正好是每次加一所以完美契合。如果你要做的是每次加任意值的指针格雷码就不适用了得换握手方案。指针位宽也有讲究。假设 FIFO 深度是 2^N指针通常用 N1 位。多出来的那一位用来区分空和满——当读写指针的低 N 位相同但最高位不同时表示写指针比读指针多走了一圈FIFO 满当读写指针完全相同包括最高位时FIFO 空。这个技巧很巧妙用最高位当圈数标志避免了额外的计数器。空满判断的具体逻辑空标志读时钟域内同步过来的写指针格雷码转二进制后等于当前读指针则为空。满标志写时钟域内同步过来的读指针格雷码转二进制后与当前写指针的高位不同、低位相同则为满。注意这里有个细节同步过来的指针是延迟的。写指针同步到读时钟域需要两级触发器意味着读侧看到的写指针比实际写指针落后两个读时钟周期。这会导致空标志判断偏保守——FIFO 实际可能已经非空了但读侧还认为空。这是安全的因为不会读出无效数据。同理满标志判断也偏保守写侧看到的读指针落后可能 FIFO 实际已经非满了但写侧还认为满。这也是安全的不会覆盖未读数据。这里的安全性是异步 FIFO 设计的核心原则空满标志宁可保守不可激进。空标志激进会导致读空满标志激进会导致写覆盖。两者都是灾难性的。3. 格雷码转换与同步器链的代码实现细节理论说完了落到代码上。先看二进制转格雷码和格雷码转二进制// 二进制转格雷码 function [PTR_WIDTH-1:0] bin2gray; input [PTR_WIDTH-1:0] bin; begin bin2gray bin ^ (bin 1); end endfunction // 格雷码转二进制 function [PTR_WIDTH-1:0] gray2bin; input [PTR_WIDTH-1:0] gray; integer i; begin gray2bin[PTR_WIDTH-1] gray[PTR_WIDTH-1]; for (i PTR_WIDTH-2; i 0; i i - 1) gray2bin[i] gray2bin[i1] ^ gray[i]; end endfunction二进制转格雷码是组合逻辑一个异或就搞定。格雷码转二进制是逐位异或从高位往低位推也是组合逻辑。这两段代码本身没问题但实际写的时候要注意指针的格雷码形式应该寄存一拍再输出不要直接用组合逻辑的输出去跨时钟域。原因是组合逻辑输出可能有毛刺虽然格雷码每次只有一位变化但组合逻辑的延迟差异可能让这一位变化产生毛刺直接送同步器有风险。正确做法是// 写指针在写时钟域内维护 always (posedge wr_clk or negedge rst_n) begin if (!rst_n) begin wr_bin_ptr 0; wr_gray_ptr 0; end else if (wr_en !full) begin wr_bin_ptr wr_bin_ptr 1b1; wr_gray_ptr bin2gray(wr_bin_ptr 1b1); end end注意这里wr_gray_ptr是寄存输出bin2gray的输入是wr_bin_ptr 1也就是下一个值。这样wr_gray_ptr和wr_bin_ptr是同步更新的不会出现指针值和格雷码不匹配的情况。同步器链的写法// 写指针同步到读时钟域 reg [PTR_WIDTH-1:0] wr_gray_ptr_sync1, wr_gray_ptr_sync2; always (posedge rd_clk or negedge rst_n) begin if (!rst_n) begin wr_gray_ptr_sync1 0; wr_gray_ptr_sync2 0; end else begin wr_gray_ptr_sync1 wr_gray_ptr; wr_gray_ptr_sync2 wr_gray_ptr_sync1; end end两级触发器第一级可能进入亚稳态第二级采样时已经稳定。这里有个经验同步器链的两级触发器要放在同一个时钟域且尽量靠近在布局布线时最好加ASYNC_REG属性让工具把它们放在同一个 slice 里减少布线延迟差异。Xilinx 的写法是(* ASYNC_REG TRUE *) reg [PTR_WIDTH-1:0] wr_gray_ptr_sync1, wr_gray_ptr_sync2;这个属性告诉工具这两级是同步器工具会自动优化布局提高 MTBF。不加这个属性工具可能把它们放得很远布线延迟大了留给亚稳态稳定的时间就少了MTBF 会下降。这是很多人忽略的细节仿真完全看不出来但上板之后偶发错误率会高很多。空满标志的产生// 空标志读时钟域 wire [PTR_WIDTH-1:0] wr_bin_ptr_sync gray2bin(wr_gray_ptr_sync2); assign empty (rd_bin_ptr wr_bin_ptr_sync); // 满标志写时钟域 wire [PTR_WIDTH-1:0] rd_bin_ptr_sync gray2bin(rd_gray_ptr_sync2); assign full (wr_bin_ptr[PTR_WIDTH-1] ! rd_bin_ptr_sync[PTR_WIDTH-1]) (wr_bin_ptr[PTR_WIDTH-2:0] rd_bin_ptr_sync[PTR_WIDTH-2:0]);空标志判断是读写指针完全相等。满标志判断是最高位不同、低位相同。这里的gray2bin是组合逻辑直接用在比较逻辑里没问题因为同步过来的格雷码已经是稳定的寄存输出组合逻辑转换不会引入跨时钟域问题。但这里有个时序问题要注意empty和full是组合逻辑输出直接用来控制读写使能。如果组合逻辑路径太长可能影响时序。实际项目中我通常会把empty和full也寄存一拍用寄存后的标志去控制使能。这样会多一个周期的延迟但时序更干净。代价是 FIFO 的有效深度会少一个对于深度较大的 FIFO 无所谓对于深度只有 4 或 8 的小 FIFO 就要算清楚。4. 深度计算与 almost_full/almost_empty 的实战价值异步 FIFO 的深度计算是实际项目里最容易拍脑袋的地方。很多人直接选个 1024 或者 2048觉得够大就行。但深度选小了会丢数据选大了浪费 BRAM 资源在资源紧张的项目里可能直接导致布线失败。正确的深度计算要考虑最坏情况下的数据积压。假设写侧突发写入 100 个数据写时钟 100MHz读时钟 50MHz读侧每 4 个读时钟周期读一个数据因为读侧还有其他逻辑要处理。那么写侧写入 100 个数据需要 100 个写时钟周期即 1 微秒。在这 1 微秒内读侧能读多少个读时钟 50MHz周期 20ns1 微秒有 50 个读时钟周期每 4 个周期读一个能读 12 个。所以 FIFO 里最多积压 100 - 12 88 个数据。考虑同步器延迟、空满标志延迟等余量深度至少选 128。这个计算的关键是找到最坏情况下的写入突发长度和读取速率。如果写侧是连续流读侧也是连续流只是时钟频率不同那深度可以很小因为读写速率差是恒定的积压量不会无限增长。但如果写侧有突发读侧有停顿就要按最坏情况算。公式可以总结为FIFO_DEPTH ≥ BURST_LENGTH - (BURST_LENGTH / WR_CLK_PERIOD) × (RD_CLK_PERIOD × RD_EFFICIENCY)其中 RD_EFFICIENCY 是读侧的有效读取率比如每 4 个周期读一个就是 0.25。这个公式算出来的是理论最小值实际要往上取整到 2 的幂次再加一些余量。almost_full和almost_empty标志在实际项目里比full和empty更常用。原因是full和empty是最后一道防线等到它们有效时写侧已经不能写了读侧已经不能读了如果上游逻辑没有及时响应就会丢数据或者断流。almost_full可以在 FIFO 还差几个位置满的时候就通知上游减速almost_empty可以在 FIFO 还差几个数据空的时候就通知下游准备。实现almost_full很简单把满标志判断的等号改成差值小于阈值// almost_full写指针与同步读指针的差值大于阈值 wire [PTR_WIDTH-1:0] wr_ptr_diff wr_bin_ptr - rd_bin_ptr_sync; assign almost_full (wr_ptr_diff ALMOST_FULL_THRESH);阈值选多少取决于上游逻辑的响应延迟。如果上游收到almost_full后需要 3 个时钟周期才能停止写入那阈值至少是 3。实际项目中我通常留 4 到 8 个位置的余量具体看时序余量和上游逻辑复杂度。almost_empty同理阈值取决于下游逻辑从收到标志到发出读使能的延迟。如果下游是状态机可能需要几个周期才能切换到读状态阈值就要相应加大。一个容易踩的坑almost_full和almost_empty的阈值不要设成一样的。有些人图省事两个都设成 4。结果 FIFO 深度是 16almost_full在还剩 4 个位置时有效almost_empty在还剩 4 个数据时有效中间只有 8 个位置是安全区稍微有点突发就同时触发两个标志上游减速下游加速系统振荡。正确的做法是almost_full阈值小一些比如 4almost_empty阈值也小一些比如 4但两者之间的间隔要足够大至少能容纳一次突发。5. 仿真验证怎么确认异步 FIFO 真的没问题异步 FIFO 的仿真比同步 FIFO 麻烦得多因为涉及两个时钟域而且亚稳态在普通仿真里根本不会出现。RTL 仿真里触发器要么输出 0 要么输出 1不会出现中间态。所以你不能靠 RTL 仿真验证亚稳态处理只能验证功能正确性。亚稳态的验证要靠静态时序分析或者专门的 MTBF 计算工具。功能仿真要覆盖的场景写满连续写入直到full有效确认写入的数据没有被覆盖。读空连续读出直到empty有效确认读出的数据顺序正确。同时读写写侧和读侧同时操作确认数据不丢不重。时钟频率差异写快读慢、写慢读快、频率相近都要测。复位恢复在读写过程中复位确认复位后 FIFO 状态正确。Testbench 的结构大概是// 写侧激励 initial begin wr_en 0; (posedge rst_n); repeat (100) begin (posedge wr_clk); if (!full) begin wr_en 1; wr_data $random; end else begin wr_en 0; end end end // 读侧激励 initial begin rd_en 0; (posedge rst_n); repeat (100) begin (posedge rd_clk); if (!empty) begin rd_en 1; end else begin rd_en 0; end end end这个 testbench 能跑通基本功能但有个问题它没有检查数据正确性。正确的做法是在写侧把写入的数据存到一个队列里读侧读出数据后和队列头部比较不一致就报错。Verilog 里可以用数组模拟队列reg [DATA_WIDTH-1:0] ref_queue [0:QUEUE_DEPTH-1]; integer wr_ptr_ref 0, rd_ptr_ref 0; // 写侧记录 always (posedge wr_clk) begin if (wr_en !full) begin ref_queue[wr_ptr_ref] wr_data; wr_ptr_ref wr_ptr_ref 1; end end // 读侧检查 always (posedge rd_clk) begin if (rd_en !empty) begin if (rd_data ! ref_queue[rd_ptr_ref]) begin $display(ERROR: data mismatch at time %t, expected %h, got %h, $time, ref_queue[rd_ptr_ref], rd_data); end rd_ptr_ref rd_ptr_ref 1; end end注意这里用了!而不是!因为!能检测到 X 和 Z 状态。如果 FIFO 输出出现 X!可能返回 X 导致判断失效!会明确报错。还有一个仿真技巧在时钟边界附近制造数据变化。把写侧的数据变化时刻故意放在读时钟的上升沿附近模拟最坏情况。虽然 RTL 仿真不会产生亚稳态但可以验证同步器逻辑在边界情况下的行为。具体做法是用#延迟把wr_data的变化时刻精确控制到rd_clk上升沿前 1ns 或后 1ns。上板验证的话最有效的方法是用伪随机序列做压力测试。写侧用 LFSR 产生伪随机数据写入读侧读出后和本地同样的 LFSR 比较。跑几个小时甚至几天如果没错就说明 MTBF 足够高。这个方法比单纯看波形有效得多因为亚稳态导致的错误是偶发的看波形很难捕捉到。6. 那些仿真通过但上板翻车的真实原因异步 FIFO 最坑的地方在于仿真通过不代表上板没问题。我踩过的坑里有几个是仿真完全看不出来的。第一个坑是同步器链没有加 ASYNC_REG 属性。前面提过不加这个属性工具可能把两级触发器放得很远布线延迟大了留给亚稳态稳定的时间就少了。仿真里没有布线延迟所以完全看不出来。上板之后偶发错误而且频率越高越容易出错。加了属性之后工具会把两级触发器放在同一个 slice 里布线延迟最小MTBF 能提高几个数量级。第二个坑是格雷码指针的位宽不够。假设 FIFO 深度是 16指针用 4 位。写指针从 15 回到 0 时格雷码从 1000 变到 0000只有最高位变化没问题。但如果深度是 16指针用 5 位多一位判空满写指针从 31 回到 0 时格雷码从 11000 变到 00000最高两位同时变化违反了格雷码每次只变一位的特性。这时候同步器可能采到 01000 或 10000 这种中间态导致空满判断错误。正确做法是指针位宽必须是 2 的幂次加一且格雷码转换要覆盖所有位。深度 16 用 5 位指针格雷码范围是 0 到 31相邻值之间只有一位变化没问题。但如果深度不是 2 的幂次比如深度 10指针用 4 位从 9 到 10 的格雷码变化可能不止一位就会出问题。所以异步 FIFO 的深度必须是 2 的幂次这是硬性要求。第三个坑是复位不同步。写侧和读侧用同一个复位信号但复位释放时刻相对于两个时钟域是异步的。如果写侧先释放复位开始写读侧还在复位状态写指针已经动了但读侧看不到可能导致满标志判断错误。正确做法是每个时钟域用各自的同步复位写侧的复位在写时钟域同步释放读侧的复位在读时钟域同步释放。这样两个域各自独立复位不会出现跨域复位竞争。第四个坑是空满标志的组合逻辑毛刺。前面提过empty和full是组合逻辑输出如果直接用来控制读写使能组合逻辑的毛刺可能导致误操作。比如full信号在写指针变化时产生一个窄脉冲写侧可能在这个脉冲期间误判为满而停止写入或者误判为非满而覆盖数据。解决办法是把empty和full寄存一拍用寄存后的信号控制使能。代价是延迟一个周期但消除了毛刺风险。第五个坑是跨时钟域信号没有做时序约束。很多人写完了 RTL 就直接综合没有告诉工具哪些路径是跨时钟域的。工具默认会尝试满足所有路径的时序跨时钟域路径的时序要求它也会去满足但跨时钟域路径本来就不应该按同步时序约束。正确做法是在约束文件里用set_false_path或set_clock_groups把跨时钟域路径排除掉set_clock_groups -asynchronous -group [get_clocks wr_clk] -group [get_clocks rd_clk]这条约束告诉工具两个时钟是异步的它们之间的路径不需要做时序分析。如果不加这条约束工具可能会为了满足跨时钟域路径的时序而过度优化导致其他路径的时序变差甚至布线失败。还有一个隐蔽的坑同步器链的输入信号必须来自寄存器输出。如果wr_gray_ptr是组合逻辑输出直接送同步器组合逻辑的毛刺可能被同步器采到。虽然格雷码每次只有一位变化但组合逻辑的延迟差异可能让这一位变化产生毛刺。正确做法是wr_gray_ptr必须是寄存输出前面代码里已经这么做了。7. 从异步 FIFO 延伸到握手同步与多比特场景异步 FIFO 解决了数据流的跨时钟域问题但有些场景不适合用 FIFO。比如你只需要传递一个配置寄存器值数据变化不频繁用 FIFO 就太重了。这时候可以用握手同步。握手同步的基本思路是发送侧把数据稳定输出然后拉高一个req信号req经过两级同步器到接收侧接收侧看到req有效后采样数据然后拉高ackack经过两级同步器回到发送侧发送侧看到ack有效后拉低req完成一次传输。这个过程中数据在req有效期间保持稳定接收侧采样时数据已经稳定了至少两个时钟周期不会采到变化中的值。握手同步的代码结构// 发送侧 always (posedge src_clk or negedge rst_n) begin if (!rst_n) begin req 0; data_out 0; end else if (send_start !req) begin data_out data_in; req 1; end else if (ack_sync2) begin req 0; end end // 接收侧 always (posedge dst_clk or negedge rst_n) begin if (!rst_n) begin ack 0; data_captured 0; end else if (req_sync2 !ack) begin data_captured data_out; ack 1; end else if (!req_sync2) begin ack 0; end end握手同步的优点是简单、可靠不需要格雷码适合任意位宽的数据。缺点是速度慢一次传输至少需要 4 到 6 个时钟周期两个同步器链的延迟加上握手往返。如果数据变化频繁握手同步会成为瓶颈。还有一种场景是多比特信号但不需要保证原子性。比如你传递一个状态机的状态编码每个状态编码是 3 位但状态之间的切换有先后顺序偶尔采到旧状态也没关系下一个周期就会更新。这种场景可以用格雷码编码状态然后直接两级同步。前提是状态切换必须满足格雷码相邻特性不能从 001 直接跳到 100。如果状态编码不满足格雷码特性又不想用握手可以用独热码。独热码每次只有一位有效切换时只有两位变化旧位关断、新位开启但这两位变化有先后同步器可能采到两位都有效或都无效的中间态。如果下游逻辑能容忍这种中间态比如用优先级编码器处理也可以用。但独热码的位宽随状态数线性增长状态多了资源消耗大。实际项目中我的选择顺序是数据流用异步 FIFO配置寄存器用握手同步状态编码用格雷码独热码只在状态数很少且下游能容忍中间态时用。这个顺序不是绝对的但能覆盖大部分场景。8. 一些让异步 FIFO 更稳的工程习惯最后分享几个我在实际项目中养成的习惯都是踩坑之后总结出来的。第一个习惯FIFO 深度永远选 2 的幂次。前面说过格雷码的要求但即使不用格雷码2 的幂次深度也能简化地址计算读写指针的回绕逻辑更简单不容易出错。如果算出来需要 100 的深度选 128需要 200选 256。多出来的资源换来的可靠性是值得的。第二个习惯同步器链至少两级高速设计用三级。两级是底线但如果时钟频率超过 200MHz或者数据翻转率很高两级可能不够。三级同步器的 MTBF 比两级高几个数量级代价是多一个触发器的延迟。对于空满标志这种关键信号多一个周期的延迟完全可以接受。第三个习惯空满标志寄存输出。前面说过组合逻辑毛刺的问题寄存输出虽然多一个周期延迟但消除了毛刺风险。而且寄存输出对时序更友好工具更容易满足时序要求。第四个习惯跨时钟域路径全部加约束。不管是 FIFO 的指针同步还是握手信号只要跨时钟域就在约束文件里排除时序分析。不要指望工具自动识别工具没那么聪明。手动加约束虽然麻烦但能避免很多莫名其妙的问题。第五个习惯上板前跑至少 24 小时压力测试。亚稳态导致的错误是偶发的跑几分钟可能一次都不出错跑几个小时可能出一次。24 小时能覆盖大部分场景如果 24 小时不出错MTBF 基本够用了。压力测试的数据用伪随机序列不要用固定模式固定模式可能恰好避开亚稳态窗口。第六个习惯保留一份黄金参考异步 FIFO 代码。每次新项目直接复用不要重新写。异步 FIFO 的坑太多了重新写一遍很可能踩同样的坑。我有一份用了好几年的异步 FIFO 代码参数化设计深度和位宽可配置经过多个项目验证直接拿来用省心省力。异步 FIFO 和跨时钟域处理是 FPGA 设计里绕不过去的坎但也是最能体现工程师功力的地方。仿真通过只是起点上板稳定运行才是终点。多花点时间在同步器、格雷码、约束这些细节上比事后调试省事得多。
