EMIF 这个接口说老实话在 TI 的 DSP 上已经服役了十几年按理说早该被 SRIO、PCIe 这些串行高速口替代了。可实际做项目的时候你翻开一块 C66x 的板子EMIF16 那组引脚大概率还是接着东西——接 NOR Flash、接 NAND、接 CPLD也接 FPGA。原因很简单它便宜、好调、时序可控而且不需要在 FPGA 里塞一堆高速收发器 IP。今天就把 FPGA 与 DSP 通过 EMIF 高速连接这件事从头到尾捋一遍包括信号怎么连、Verilog 从机桥怎么写、DSP 侧寄存器怎么配、带宽到底能跑到多少以及我这几块板子上踩过的那些坑。如果你手头有 C6000 系列的 DSP 加一颗中低端 FPGA想把两者之间的控制通道和数据通道打通这篇应该能省你不少时间。1. 先把选型这件事说清楚EMIF 到底适不适合你在动手画原理图之前先把方案定下来。很多项目做到一半返工不是因为代码写错了而是一开始的接口选型就跟需求不匹配。EMIF 能干的事和干不了的事边界其实很清楚。1.1 FPGA 和 DSP 互联的几条常见路子从 DSP 角度看能和 FPGA 直接对话的接口大概有这几类。第一类是异步并行总线代表就是 EMIF16C66x、EMIFA/EMIFBC64x本质上是把 FPGA 当成一片异步 SRAM 来读写地址、数据、片选、读写选通一应俱全。第二类是专用并行口比如 uPPUniversal Parallel Port8 位或 16 位数据线配一条独立的时钟和使能专门为高速 AD 采样和视频流设计吞吐比 EMIF 异步模式高一截。第三类是串行高速口SRIO、PCIe、HyperLink 这些走 SerDes速率高但开发复杂度陡增FPGA 侧要配 GT 收发器和协议栈。第四类是低速串行口SPI、McBSP、I2C一般只用来传配置和状态。这里面 EMIF 的定位非常明确它是通用控制 中低速数据的主力。任何需要 DSP 去读写一批寄存器的场景EMIF 都是最省事的选择——因为 DSP 侧根本不用写驱动直接指针访问就行CPU 眼里它就是一段内存。1.2 EMIF16 的真实带宽账别被理论值骗了DSP 手册上写 EMIF16 支持 16 位数据宽度、最高 100MHz 以上的时钟一算理论峰值 200MB/s看着挺美。但实际跑起来完全是另一回事。异步模式下一个完整的读周期由四段组成R_SETUP地址建立、R_STROBE选通、R_HOLD保持、TA总线翻转。假设时钟 100MHz 即 10ns 一个周期取 R_SETUP1、R_STROBE5、R_HOLD1、TA1总共 8 个周期 80ns一次只能搬 2 字节算下来 25MB/s。这还是把参数压得比较紧的情况。为什么 strobe 不能压得太短因为 FPGA 侧收到 OE 之后要么走组合逻辑直接回数据要么过一级寄存器这中间有十几纳秒的延迟。如果 DSP 在 strobe 还没结束就已经采样你读回来的就是上一条总线的残留值表现出来就是读寄存器偶尔错一个字节。所以时序参数不是越紧越好这是新手最容易犯的错。提示手册里给的最小 strobe 值是在理想负载下标定的你的板子上加了端接电阻、走了十几厘米的线、FPGA 内部还有两级同步实际要留出的余量比手册建议的多 1 到 2 个周期。真正决定带宽的还是访问方式。如果 CPU 用循环一条一条读每次访问之间还有循环开销和流水线气泡实测往往只有理论值的一半。想跑满必须上 EDMA 做块搬运。1.3 什么时候该转身去看 uPP 或 SRIO判断标准就看两个数字需要的带宽和数据的连续性。如果两者的交互量在 20MB/s 以内而且以寄存器读写、命令下发、状态回读为主EMIF 完全够用别折腾。如果数据是连续流比如前端 AD 采样的原始码流、图像传感器的行数据每秒几十兆字节往外吐那 EMIF 就吃力了这时候 uPP 或者让 FPGA 先把数据攒到 FIFO 再让 DSP 用 EDMA 批读是更现实的做法。如果需求到了几百 MB/s 级别或者两块板子之间要跨背板传输那就只能上 SRIO 或者 PCIe接受开发周期的代价。我在一个项目里就吃过这个亏一开始图省事用 EMIF 让 DSP 直接读 FPGA 里的图像行缓存结果帧率上不去CPU 全耗在搬运上。后来改成 FPGA 侧开双口 RAM 做乒乓DSP 用 EDMA 一次搬一整行帧率才达标。接口没换换的是访问方式这个思路后面会细说。2. 硬件设计连线之前先算清楚这几笔账硬件这块看起来就是连连线实际上坑最多。EMIF 是异步并行总线一旦板子做出来发现时序不对改起来就是重新投板成本很高。所以画图阶段要抠得细一点。2.1 信号清单与位宽、地址线的对应关系以 C66x 的 EMIF16 为例能拿到的信号大致是这些EMIFD[15:0] 双向数据线EMIFA[23:1] 地址线注意是从 A1 开始引出的因为 16 位数据宽度下最小寻址单位是半字EMIFCE[3:0] 四个片选EMIFWE 写选通EMIFOE 读选通EMIFBE[1:0] 字节使能EMIFWAIT[1:0] 硬件等待低有效还有 EMIFCLK 输出时钟。地址线只到 A1 这件事很多人第一次接会懵。DSP 侧看到的地址是字节地址比如你在代码里访问0x60000100实际驱动到总线上的半字地址是0x60000100 1对应的值。也就是说FPGA 侧拿到的地址已经是半字索引了不需要再右移一次。这一点一定要在接口文档里写清楚不然两边理解不一致读写全乱。数据宽度上建议就用 16 位不要试图只用低 8 位去省线。EMIF16 的字节使能 BE 在半字访问时是两边都拉低的如果你只接了低 8 位数据线DSP 写一个 16 位数高 8 位就丢了读的时候高 8 位是悬空的读回来全是 0xFF 或者随机值。要么老老实实接满 16 根要么就让 DSP 侧只做 8 位访问两种方式不能混着来。2.2 电平、端接与 PCB 走线电平匹配是第一道关。C66x 的 EMIF16 IO 电压通常是 1.8V 或者 3.3V具体看芯片型号和供电域配置。FPGA 的 IO Bank 电压也得跟着设。如果两边都是 3.3V直接连就行如果 DSP 侧是 1.8V 而 FPGA 侧是 3.3V就必须加电平转换芯片或者干脆把 FPGA 那个 Bank 也设成 1.8V。千万别抱着3.3V 驱动 1.8V 输入应该也能识别的想法硬接长期这么用输入级会过压芯片寿命是个隐患。端接方面我习惯在每条信号线上串 22 欧到 33 欧的电阻位置尽量靠近驱动端。这个电阻的作用是抑制过冲和振铃尤其是时钟和选通信号加上以后示波器上的波形会干净很多。数据总线如果走线比较长还可以考虑在接收端加上拉但 16 根线都加上拉会加重驱动负担要权衡。我的做法是只在 CE、WE、OE、WAIT 这几根控制线上加 4.7k 到 10k 的上拉数据线不加。走线规则上地址线和数据线尽量等长误差控制在几百 mil 以内就够了EMIF 异步模式下速率不高不需要当成 DDR 那样的严格等长来做。关键是控制信号和数据总线要走在同一层或者相邻层保证参考平面连续避免跨分割。另外一点容易被忽略EMIF 的 CE、WE、OE 是单向输出从 DSP 到 FPGA数据线是双向的PCB 上要避免和其他高速信号平行长距离走线串扰是真会出问题的。注意如果 FPGA 侧的三态总线在空闲时没有上拉DSP 的输入引脚会悬空。CMOS 输入悬空会导致输入级处于线性区功耗上升严重时还会因为噪声误翻转。总线保持器或者 10k 上拉能解决这个问题成本很低别省。2.3 同一个 CE 空间里塞 FLASH 和 FPGA 的注意事项很多板子上EMIF 的 CS2 挂了 NOR Flash 用于启动CS3 挂 FPGA这是很常见的组合。这时候有几个点要注意。首先是地址空间划分每个 CE 对应固定的基地址CS2 是 0x60000000CS3 是 0x70000000CS4 是 0x80000000CS5 是 0x90000000各自有独立的配置寄存器互不干扰这一点很友好。其次是 Flash 的接法。NOR Flash 挂 EMIF16 时地址线是直接从 A1 往上接的Flash 的 BYTE# 引脚要上拉到 16 位模式如果拉低就变成 8 位模式这时候地址线要往下错一位读写宽度也变 8 位很容易搞混。建议画图时在原理图上明确标注16 位模式免得后来接手的人改错。还有一个细节Flash 的读写时序通常比 FPGA 慢得多尤其是擦写操作。所以 Flash 那个 CE 空间的 R_STROBE 和 W_STROBE 要配得很大而 FPGA 那个 CE 空间可以配得很紧。这正是 EMIF 分开配四个 CE 的价值所在——不同外设可以用完全不同的时序参数。3. FPGA 侧从机桥把 EMIF 当异步 SRAM 来伺候从 FPGA 的角度看EMIF 就是一个标准的异步 SRAM 接口地址、数据、片选、读写选通、可选的等待。你要做的就是在 FPGA 里实现一个能响应这套协议的从机把外部看到的读写翻译成内部总线的读写。3.1 三态总线与同步化处理双向数据总线在 FPGA 里的处理是第一个技术点。原理很简单用一个输出使能信号控制需要输出时把数据驱动上去否则呈高阻。Xilinx 和 Intel 的器件里这行代码综合出来的就是 IOBUF关键是别用寄存器直接驱动 inout 端口必须走三态赋值。真正麻烦的是异步信号的同步化。CE、WE、OE 这些信号对 FPGA 内部逻辑来说是异步的直接拿去当时钟或者当异步复位的条件用会引入亚稳态。正确的做法是用 FPGA 的本地时钟比如 100MHz 的板载晶振去过采样这些信号每个信号打三拍然后用边沿检测找出有效和无效的时刻。reg [2:0] ce_s, we_s, oe_s; always (posedge clk or negedge rst_n) begin if (!rst_n) begin ce_s 3b111; we_s 3b111; oe_s 3b111; end else begin ce_s {ce_s[1:0], emif_ce_n}; we_s {we_s[1:0], emif_we_n}; oe_s {oe_s[1:0], emif_oe_n}; end end wire cs_act ~ce_s[1]; wire wr_act cs_act ~we_s[1]; wire rd_act cs_act ~oe_s[1]; wire we_rise we_s[1] ~we_s[2];打三拍会带来延迟这就是为什么前面说时序参数要留余量。三拍在 100MHz 下就是 30ns加上输出寄存器的延迟整个往返可能要 40ns。所以 SPIC 的 strobe 至少要有 5 个周期50ns才稳。3.2 读写状态机与 Verilog 实现写操作的处理比较直接在 WE 有效的整个期间不断跟随数据总线锁存到内部寄存器然后在 WE 的上升沿产生一个内部的写脉冲把地址、数据一起交给用户逻辑。always (posedge clk or negedge rst_n) begin if (!rst_n) begin m_we 1b0; m_wdata 16h0; end else begin m_we 1b0; if (cs_act ~we_s[1]) begin m_wdata emif_d; // 写数据在 strobe 期间持续有效 m_addr emif_a[12:1]; end if (cs_act we_rise) begin m_we 1b1; // 上升沿打出一个单周期写脉冲 end end end读操作稍微绕一点。地址在整个访问周期开始前就建立了所以 FPGA 在 CS 有效的时候就可以采地址。但数据要等 OE 有效之后才能驱动而且驱动之前得先把内部读出的数据准备好。如果内部的存储器是同步读比如 block RAM给地址后下一拍出数据那么从采到地址到数据可用的延迟至少是两拍加上输出寄存一拍三拍就出去了。这也是 strobe 不能太短的另一个原因。reg [15:0] d_out; reg d_oe; always (posedge clk or negedge rst_n) begin if (!rst_n) begin d_oe 1b0; d_out 16h0; end else begin d_oe rd_act cs_act; d_out m_rdata_i; end end assign emif_d d_oe ? d_out : 16hzzzz;整个模块的端口大概长这样拷过去改改就能用module emif16_slave #( parameter integer AW 12 )( input wire clk, input wire rst_n, inout wire [15:0] emif_d, input wire [12:1] emif_a, input wire emif_ce_n, input wire emif_we_n, input wire emif_oe_n, output reg [AW-1:0] m_addr, output reg [15:0] m_wdata, output reg m_we, input wire [15:0] m_rdata_i );3.3 内部存储映射与跨时钟域 FIFO地址映射这块我建议在 FPGA 内部做一个统一的译码表把 EMIF 地址空间切成几段低地址段放控制寄存器版本号、状态、中断标志、复位控制中间段放参数寄存器各种系数、阈值高地址段留给数据缓冲区。这样 DSP 侧写代码的时候一目了然比如FPGA_BASE[0]读版本号FPGA_BASE[0x10]开始是参数区FPGA_BASE[0x800]往后是数据区。数据缓冲区是重头戏也是跨时钟域最容易出事的地方。EMIF 那边是 DSP 的节奏内部逻辑这边是 FPGA 自己的时钟两个域之间必须隔离。我的做法是数据区用双口 RAM 或者异步 FIFO 实现DSP 往一个端口写FPGA 内部逻辑从另一个端口读或者反过来。如果数据量不大双口 RAM 最省事两边各拿一个端口互不干扰。异步 FIFO 要注意的是深度。太浅了容易满或者空CPU 搬运效率低太深了占 BRAM 资源。我一般的经验值是按一帧或者一个批次的数据量来定比如一批 512 个 16 位字FIFO 深度就设 1024留一倍余量。空满标志要同步化处理别直接把读指针的格雷码同步过来就用要过两级触发器。提示如果 FPGA 侧的逻辑时钟和 EMIF 的访问节奏差太远会出现写进去半天读不出来的情况。这不是 FIFO 坏了是填充速度跟不上。解决方向要么提高 FPGA 内部处理吞吐要么在 DSP 侧加等待要么用 WAIT 信号让 DSP 等一等。4. DSP 侧配置寄存器、时序参数与 DMAFPGA 那边做完DSP 这边其实工作量不大但几个关键寄存器配错了现象会非常诡异——有时候能读有时候不能读有时候读回来的数据整体错位一个字节。下面把配置和背后的逻辑拆开说。4.1 EMIF16 寄存器配置与地址映射C66x 的 EMIF16 寄存器基址是 0x20C00000从 0x00 开始依次是全局配置和四个 CE 空间的配置寄存器。每个 CE 空间一个配置寄存器位域里包含写建立、写选通、写保持、读建立、读选通、读保持、总线翻转这些参数还有选择选通模式、扩展等待、数据宽度的位。以 CS3 空间挂 FPGA 为例配置函数大概是这样#include stdint.h #define EMIF16_BASE 0x20C00000u #define EMIF_A2CR (*(volatile uint32_t *)(EMIF16_BASE 0x08u)) /* EMIF 时钟 100MHz异步 SRAM 模式16 位宽度 */ #define R_SETUP 1 #define R_STROBE 5 #define R_HOLD 1 #define W_SETUP 1 #define W_STROBE 4 #define W_HOLD 1 #define TA_CYC 1 static void emif16_cs3_init(void) { uint32_t val 0; val | (1u 31); /* SS 1选通期间 WE/OE 有效 */ /* EW 0不使用扩展等待FPGA 必须按时响应 */ val | ((uint32_t)(W_SETUP 0x0F)) 26; val | ((uint32_t)(W_STROBE 0x3F)) 20; val | ((uint32_t)(W_HOLD 0x07)) 17; val | ((uint32_t)(R_SETUP 0x0F)) 13; val | ((uint32_t)(R_STROBE 0x3F)) 7; val | ((uint32_t)(R_HOLD 0x07)) 4; val | ((uint32_t)(TA_CYC 0x03)) 2; val | 0x01; /* ASIZE 116 位数据宽度 */ EMIF_A2CR val; }这里要强调一句不同版本的 C66x 手册里A2CR 的位域排布可能略有差异尤其是 ASIZE 和 TA 的位置。我上面写的是一份常见的排布实际用之前一定对着你手上那颗芯片的 EMIF16 用户指南核一遍把对应的文档下载下来别照着博客抄。这不是小事位配错了表现为读写全乱而且很难查。配好之后DSP 侧访问就变成一行代码的事#define FPGA_BASE ((volatile uint16_t *)0x70000000u) uint16_t version FPGA_BASE[0x00]; /* 读版本号 */ FPGA_BASE[0x01] 0x00A5; /* 写命令字 */这里有个隐含的换算FPGA_BASE[0x100]对应的字节地址偏移是 0x200FPGA 收到的半字地址是 0x100。所以 FPGA 内部译码时直接用emif_a[12:1]作为索引和 DSP 侧的数组下标是对齐的。4.2 时序参数怎么算余量怎么留时序计算其实是个简单的加法但要把每段的作用搞清楚。R_SETUP 是地址建立时间这段时间里地址已经稳定但 OE 还没拉低给 FPGA 侧采地址用。R_STROBE 是选通时间OE 拉低FPGA 应该在这段时间内把数据驱动到总线上。R_HOLD 是保持时间OE 已经拉高但数据还要维持一会儿给 DSP 采样留出窗口。TA 是总线翻转在读转写的间隙插入避免两个方向的驱动打架。按上面的参数读周期 1 5 1 1 8 个周期 80ns单次读 2 字节理论 25MB/s。写周期 1 4 1 6 个周期 60ns写带宽约 33MB/s。连续读的时候 TA 只在方向切换时插入纯读序列里可以省掉实际连续读周期是 7 个周期 70ns约 28.5MB/s。余量怎么留我的做法是先按最保守的参数跑通比如 R_STROBE 直接给 8确保数据一定正确然后再一个周期一个周期往下压每压一次跑一遍全空间的读写校验直到出现错误然后退回来加一个周期。这个方法听起来笨但是最可靠。我曾经在一个板子上把 R_STROBE 从 6 压到 4跑简单测试全过跑了两个小时的老化测试之后开始零星出错就是因为温度上来以后 FPGA 的延迟增加了。4.3 EDMA 搬运与 Cache 一致性处理单条 CPU 读写效率太低数据量大时必须交给 EDMA。用 EDMA3 从 EMIF 地址空间搬数据到 DDR 的时候参数配置要匹配 16 位宽度源地址步长设 2 字节一次传输的 aCnt 按数据量来bCnt 设 1或者做成二维传输。这样做的好处是 CPU 完全解放出来可以去干别的计算。/* 简化示意实际使用请走 EDMA3 驱动或 CSL 库 */ param.srcAddr (uint32_t)FPGA_BASE 0x800; param.destAddr (uint32_t)ddr_buffer; param.aCnt 2; /* 每个数组元素 2 字节 */ param.bCnt 512; /* 一次搬 512 个元素 */ param.cCnt 1; param.srcBIdx 2; param.destBIdx 2; param.opt (1u 24) | (1u 28) | 0x0002u; /* 典型配置按需修改 */比 EDMA 本身更容易翻车的是 Cache 一致性。C66x 默认对很多地址段开启了 Cache而 EMIF 上的数据是由 FPGA 改写的不是 CPU 写的Cache 根本不知道。表现就是EDMA 把新数据搬进 DDR 了CPU 读出来的还是老数据。解决方法有两个一是每次读之前 invalidate 对应的 Cache 行二是干脆把这一段地址设成 non-cacheable。用 MAR 寄存器来关 Cache 是最省心的做法。C66x 的 MAR 基址是 0x01848000每 16MB 地址空间对应一个 32 位寄存器bit0 置 0 表示该段不可缓存。对于 0x70000000 这段索引是0x70000000 24 0x70寄存器地址就是0x01848000 0x70 * 4 0x018481C0。把这个寄存器清掉后面访问 EMIF 就不用再操心 Cache 了。#define MAR_BASE 0x01848000u #define MAR_IDX (0x70000000u 24) *(volatile uint32_t *)(MAR_BASE MAR_IDX * 4u) 0x0u;代价是这段地址的访问会直接打到总线上稍慢一点。但对于 EMIF 这种本身就几十纳秒一次的访问来说Cache 带来的收益其实很有限关掉反而更省心。5. 联调实录波形、故障速查与带宽优化板子回来上电第一次跑通常是过不去的。这一节把我在几块板子上反复遇到的问题整理出来按现象对原因方便你快速定位。5.1 上板第一天最常撞的六个问题第一个读回来的数据整体高低字节反了。这是大小端的问题。DSP 默认小端16 位数据总线上一个 32 位数会被拆成低半字在前、高半字在后地址低的那次传低半字。如果 FPGA 侧按大端理解去拼接读回来的 32 位数就是字节反的。解决办法很简单FPGA 侧也按小端处理或者在 DSP 侧加一个字节交换。我一般选择在 FPGA 侧适配 DSP因为改动量小。第二个写进去的数据读不回来全是 0xFFFF。大概率是三态总线没驱动起来或者 OE 的极性搞反了。C66x 的 EMIF 信号基本都是低有效CE、WE、OE 有效时都是低电平。如果你在代码里写的是if (oe)而不是if (!oe)那总线永远处于高阻读回来就是悬空后的随机值。第三个地址整体偏移了。十有八九是地址线接错位或者 FPGA 侧把 A1 当成了最低位。记住 EMIFA 从 A1 开始你在 FPGA 侧拿到的第一位对应半字的第二位实际索引就是emif_a[12:1]不需要再做什么移位。第四个偶尔读错重复读就对了。这是典型的时序余量不足或者跨时钟域没同步好。先用示波器看 OE 和数据的关系再检查 FPGA 里的同步级数。第五个写操作会影响读操作。检查 TA 参数是不是设了 0总线方向切换需要缓冲时间TA 设 1 或者 2 通常能解决。第六个跑一会儿就出问题凉了又好了。温度相关的时序问题把参数放宽一到两个周期。| 现象 | 优先怀疑方向 | 快速验证方法 | | 高低字节颠倒 | 大小端处理不一致 | 写 0x1234读回是否 0x3412 | | 读回全 0xFFFF | 三态未驱动或极性反 | 用示波器看 OE 低电平时数据线 | | 地址整体偏移 | 地址线接错或索引错误 | 逐地址写唯一值再回读 | | 偶发单次读错 | strobe 余量不足 | 加大 R_STROBE 再测 | | 读写互相干扰 | TA 参数为 0 | 把 TA 改成 1 重测 | | 长时间后出错 | 温度导致延迟增加 | 加热台升温测试 |5.2 用示波器和 ChipScope 定位时序排查这类问题示波器是最直接的。把探头挂在 OE、WE 和最低位数据线上触发点设在 OE 的下降沿看几个东西OE 有效期间数据线什么时候开始驱动驱动后的电平是否干净OE 上升沿之后数据还能保持多久。如果看到明显的台阶或者振铃说明端接或者走线有问题。FPGA 侧用 ChipScope 或者 SignalTap 抓内部信号重点看同步后的 CE、WE、OE 波形。如果发现同步后的信号有毛刺说明采样时钟和 EMIF 的节奏对不上检查是不是用了 EMIFCLK 当采样时钟又没有做处理。我一般不用 EMIFCLK直接用 FPGA 的本地 100MHz 晶振过采样稳定性更好代价是延迟大一点但可以靠加大 strobe 补回来。还有一个技巧在 FPGA 内部做一个采样计数器和错误标志寄存器DSP 可以随时读出来看。比如记录检测到多少次 CE 有效但 WE 和 OE 都无效这种异常状态正常情况应该是 0一旦非 0 就说明总线上有异常脉冲。这个诊断寄存器在做老化测试的时候特别有用。5.3 把 20 MB/s 榨到 30 MB/s 的几个手段第一连续读的时候去掉不必要的 TA。TA 只在读写方向切换时才有意义纯读序列里可以让它等于 0。不过要注意某些版本的 EMIF 在每次访问结束后都会插入 TA这个得看手册。第二把最重要的一两条命令通道保留给 CPU 直接访问大块数据全部走 EDMA 批量传输。EDMA 一次搬几百个字的效率远高于 CPU 循环。实测下来用 EDMA 搬 512 个 16 位字加上启动开销整体吞吐能比 CPU 循环高出一倍以上。第三如果 DSP 侧同时要读 FPGA 的多个区域考虑把数据在 FPGA 内部先打包到一个连续缓冲区让 DSP 一次搬完而不是分散访问多个小地址段。分散访问意味着频繁的方向切换和地址建立开销很大。第四减少 FPGA 侧的处理延迟。如果读操作需要 FPGA 做很复杂的计算才返回数据那就先把结果预计算好存在 RAM 里DSP 直接读 RAM。这个思路在算法流水线里特别常见——让算法跑在 FPGA 侧的数据流上DSP 只负责取结果。第五如果这些都试过了还是不够那就得承认 EMIF 异步模式的天花板就在这里了。这时候可以考虑用 EMIF 只做控制数据通道换成 uPP 或者让 FPGA 直接把数据写成某种 DMA 请求信号去驱动 DSP 的 EDMA 硬件触发。后者需要 FPGA 产生一个和 EMIF 无关的触发脉冲DSP 侧配 EDMA 的硬件触发源来响应这样能绕开总线的时序限制。不过这条路要占用额外的信号线也要改 DSP 侧的中断和 EDMA 配置复杂度上一个台阶。最后再分享一个小经验联调阶段一定要写一个全地址空间的自检函数写一遍伪随机序列再读回来比对跑通之后再跑至少两个小时的老化。我见过太多上电就能用、跑一晚上就挂的案例绝大多数都是时序余量不够短时间看不出来温度一上来就原形毕露。把自检函数留着以后每次改完 FPGA 逻辑或者 DSP 参数先跑一遍自检再跑老化能省下大量重复调试的时间。
