1. 4位SAR ADC的整体设计与思路拆解1.1 为什么用“4位”做仿真验证做ADC验证选4位并不是拍脑袋决定的。逐次逼近型ADCSAR ADC虽然位数越高越有工程价值但从验证角度讲当你第一次接触这类架构时高位数的复杂逻辑、电容阵列失配、比较器噪声这些因素会混在一起出了问题根本分不清是电路问题还是验证环境问题。4位是一个恰到好处的起步位宽它足够让你把“逐次逼近”的精髓完整走通又不会让校准和误码率分析把精力耗尽。从算法角度看4位SAR ADC意味着完整的转换需要4个时钟周期每次比较产生1位数字码从MSB到LSB依次决出。这个过程中的每一个节点状态都是可预测、可手算的非常适合对照仿真波形逐拍核对。类比一下这就像是你学做菜第一次肯定不是直接上一桌满汉全席而是先把“切、炒、调味”这三个基本功练扎实4位SAR就是那个练基本功的“土豆丝”。1.2 SAR ADC的核心工作流程SAR ADC的工作原理可以用一个很朴素的生活场景来理解你在猜一个1到16之间的数字每次猜一个数对方只告诉你“大了”还是“小了”你要用最少的次数猜中。SAR ADC做的事情一模一样只不过它猜的是模拟电压反馈信号是“比较器输出”。一个4位SAR ADC的完整转换流程是这样的采样阶段开关闭合采样电容跟踪输入信号进入转换阶段后首先将DAC数模转换器通常是电容阵列置为中间码1000对应满量程的一半然后比较器判断输入是高于还是低于这个电平。如果输入更高MSB保持为1否则置0。接着第二位进入判断DAC根据第一位的决定调整输出电压再比较、再判决。如此反复4次每一位都“锁定”下来最终得到完整的4位数字码。这个过程的关键在于每一次比较都基于前一次的结果所以SAR的控制时序本质是一个串行依赖链这也是为什么SAR ADC的速度受限于“比较器判决时间 DAC建立时间 逻辑传输时间”的循环这个循环时间直接决定了单个比特的转换周期。1.3 架构选型为什么用电容阵列DAC做SAR ADCDAC部分大体有两种思路电阻分压型和电容电荷再分配型。电阻型的优势是单调性好、无需额外开关逻辑但功耗高、面积大而且电阻网络的寄生会影响建立时间。电容型DACCDAC是主流选择它是利用电荷守恒原理通过切换电容下极板的参考电压来改变比较器输入端的电平。4位CDAC所需的电容数量是2的4次方即16个单位电容。单位电容的取值又由热噪声KT/C噪声和匹配精度共同决定。做仿真验证时我通常会先设定单位电容为50fF左右总电容就是800fF这个值在4位精度下完全是够用的。仿真阶段最方便的地方在于你可以直接在网表中把每个电容的理想值拉偏1%到2%来模拟失配看看对DNL微分非线性误差和INL积分非线性误差的影响这是流片之后无法做到的奢侈操作。2. 电路模块设计与仿真要点2.1 采样保持开关的设计考量采样开关负责在采样阶段将输入电压“冻结”在电容阵列上仿真验证时最容易出问题的地方就在这儿。理想开关用Verilog-A建模非常省事但如果你想验证的是实际电路就必须考虑MOS开关的导通电阻、电荷注入和时钟馈通效应。做4位SAR验证时采样开关可以用一个简单的CMOS互补开关传输门NMOS和PMOS并联这样可以在整个输入共模范围内保持相对稳定的导通电阻。仿真时重点看两个方面一是导通电阻在输入电压扫过全量程时的变化二是关断瞬间的沟道电荷注入量。电荷注入对应到电压误差公式是 ΔV Q_ch / C_total如果你看到采样后的电压有几十毫伏的偏差对4位ADC来说LSB Vref/16假设Vref1.8V则1 LSB约112mV其实还有一定裕量但切记4位能容忍不代表8位能容忍养成看这个参数的习惯很重要。另一个容易忽略的是采样时间常数。R_on 和 C_total 构成一个RC低通必须保证在采样窗口内电容电压充到输入值的0.5 LSB以内。经验公式是采样时间至少需要 ln(2^N / 0.5) 个时间常数也就是约 N·ln2 ln2 个τ4位算下来大约3.5个τ。2.2 比较器的速度与失调仿真比较器是SAR ADC最核心的模拟模块它的性能直接决定了ADC能够达到多高的有效位数。在4位SAR中比较器的任务是在每个转换周期内判断DAC电压与输入电压的大小关系从MSB到LSB共执行4次比较。仿真比较器时我推荐直接搭一个开环预放大加锁存级的结构。开环级提供增益帮助抑制后级锁存的失调锁存级负责快速再生输出数字电平。这里需要仿真两个关键指标第一个是失调电压。4位精度对失调的要求是小于0.5 LSB按满量程1.8V算就是56mV这个值其实很容易达到但仿真时依然要用蒙特卡洛跑一遍看看3σ是否落在预算内。第二个是比较速度。从比较器接收到差分信号到输出稳定的数字结果这个延迟需要远小于单个比特的转换周期。比较器仿真有个容易出错的细节输入共模电压。如果采样保持后的共模电平不在比较器的最佳工作范围内你会看到比较器输出出现莫名其妙的毛刺或延迟增大。建议在testbench里扫一遍共模电压画出比较器延迟随共模的变化曲线这个曲线的平坦区间就是设计的“安全区”。2.3 SAR逻辑与时序控制SAR逻辑负责产生逐次逼近的控制信号本质是一个移位寄存器加编码组合逻辑。4位SAR需要4个有效转换周期外加1个采样周期整个转换周期共5个时钟周期。实现方式上我建议先用行为级代码把算法验证正确再转成晶体管级。行为级可以用Verilog-A或者理想开关模型重点验证时序关系是否正确。这里有一个常见的时序陷阱DAC电压需要等待建立完成之后再触发比较器。如果你在代码里用同一个时钟沿同时切换DAC和触发比较仿真结果会受DAC建立时间影响导致误判。实际设计中通常的做法是把比较器的触发沿安排在DAC切换沿的半个周期之后这样DAC有足够时间建立。在仿真波形上你要能清楚地看到DAC输出在比较器时钟沿之前已经稳定这是一个“老司机”和新手的重要区别。3. 仿真验证环境搭建与实操过程3.1 Testbench整体架构整个验证环境我习惯分成三个层次DUT被测电路、驱动激励、监测断言。驱动激励负责产生输入信号和时钟监测模块负责记录输出数字码、计算误差、打印状态信息。我的testbench顶层结构如下理想时钟源产生采样时钟和比较器时钟两者是同一频率但比较器时钟相对采样时钟有相位偏移通常取非交叠或半周期延迟。斜坡电压源用于扫全量程检查是否有失码。正弦波源用于计算SNR、ENOB等动态参数。数字输出记录模块每个转换周期结束把4位输出码写入文件方便后端用脚本处理。这里特别强调一下输入源设置。很多人在仿真SAR ADC时喜欢直接用理想电压源Vdc或脉冲源这样做虽然方便但无法验证动态性能。正确做法是至少做两类仿真一类用慢斜坡扫静态特性另一类用正弦波测动态特性。正弦波的频率不能随便选要满足相干采样条件。3.2 相干采样与测试频率选择相干采样的物理含义是在采样M个点的窗口内恰好采集了整数K个周期的正弦波。这样做的好处是频谱分析时不会出现频谱泄漏FFT结果不需要加窗函数就能直接计算。条件公式是fin K / M × fs其中fs是采样率fin是输入频率K是整数通常取奇数M是采样点数。对4位SAR我通常取M64K13fs取正常采样率这样输入频率大约是采样率的0.203倍。选64个点是因为FFT分辨率足够用于估算SNRK取13和64互质保证采样点均匀分布在正弦波的不同相位上不会重复采到相同的模拟值。设置好之后就跑瞬态仿真时长要覆盖至少M个采样周期加上电路上电稳定时间。我习惯先让电路跑一小段时间比如100个周期进入稳定状态再开始记录数据避免初始化瞬态影响分析结果。3.3 瞬态仿真关键波形查看瞬态仿真跑完之后不要急着看数字结果先在波形窗口里依次检查几个关键信号CLK与比较器输出COMP_OUT的时序关系确认比较器采样沿和DAC切换沿没有竞争冒险。DAC_OUT比较器输入端电压的变化轨迹正常情况应该呈阶梯状逐次逼近输入电压。如果看到DAC_OUT在某一拍没有变化大概率是SAR逻辑的输出控制位切换异常。SAR逻辑输出码每位输出的时序应该严格符合“MSB先决出LSB最后决出”的顺序。我把这种验证方法称为“三步走”第一步是查时序第二步是看DAC波形轨迹第三步才对输出码做统计计算。三步缺一不可特别是第一步和第二步能在功能错误之前抓住大量电路级bug。很多新人一上来就直接看输出码对不对结果输出码错了还要回头从头追信号效率极低。3.4 静态性能分析DNL与INL计算静态性能分析的目的是看ADC的转移特性曲线是否理想。对4位SAR来说理想情况下输入电压从0增长到满量程输出码应该从0000逐步增加到1111每次跳变间隔应该是1 LSB。仿真方法给输入一个从0到Vref的慢斜坡斜坡上升速率要足够慢保证每个码至少被采样到几十次。慢斜坡的斜率不能随意设定需要保证在单个采样周期内电压变化远小于1 LSB。假设采样周期是100ns1 LSB是112.5mV那么斜坡的斜率至少要低于1mV/μs我通常用0.1mV/μs跑完整个量程大约需要18ms的仿真时间如果觉得太长可以在保证精度的前提下适当放宽。把采集到的输出码按码字统计出现次数就能得到每个码的宽度。DNL是实际码宽与理想码宽的差INL是DNL的累积和。用脚本比如Python或者Awk处理仿真数据时把跳变点对应的输入电压找出来。第i个码的边界电压记为V_i那么第i个码的宽度就是V_{i1} - V_i减去理想宽度就是DNL。如果发现输出码缺失某个码完全没有出现直接就能从数据里看到码宽为0这对应失码需要回查比较器失调或DAC电容失配。3.5 动态性能分析SNR与ENOB计算动态性能的评估手段是对输出数字码做FFT频谱分析。将采集到的输出码流按照时间顺序排列乘以码重换算成对应模拟电压值。这里有个细节输出码要在FFT之前先做去直流处理也就是减去信号平均值否则直流分量会抬高0Hz处的谱线影响噪声基底的计算。做FFT时采样点数M64频谱分辨率为fs/M。信号频率落在第K个频点也就是13/64 × fs处理论上这个频点能量是最高的。其他频点上的能量总和就是量化噪声加上电路非理想因素引起的噪声和失真。SNR的计算不包含谐波分量SINAD则包含谐波。对4位ADC来说理想量化噪声对应的SNR理论值约为6.02×41.7627.85dB。如果你测出来的SNR低于这个值2dB以上就要警惕电路内部是否有额外的噪声或失真源。ENOB的计算公式是(SINAD-1.76)/6.02。对4位SAR如果能测到3.5位以上的ENOB说明设计基本合格。要注意4位ADC的FFT点数偏少频谱估计的置信度有限我建议跑多次不同输入频率取平均得到的结果更接近真实水平。4. 常见问题与排查技巧实录4.1 仿真不收敛或速度极慢这是做ADC仿真最常遇到的拦路虎。跑瞬态仿真时如果电路里含有理想电压源的陡峭阶跃或者比较器正反馈锁存级的高增益再生过程仿真器经常会在这些节点处收敛困难。排查思路有几个方向。第一步检查仿真器步长设置把最大步长设小一点比如比较器时钟周期的1/50。第二步检查比较器是否处于极高的正反馈增益状态如果是可以考虑在锁存级的正反馈节点并联一小电容比如1fF来限制带宽这个操作在仿真中只是为了收敛不影响功能验证。第三步检查电路是否有悬空节点或者电压源阻抗远大于电路阻抗的节点悬空节点在Spectre中会产生“Floating node”的警告要逐个杜绝。如果以上都试过还是慢就回到架构层面把模拟模块逐个替换为行为级模型确认是哪个模块拖慢了仿真。我经常做的一件事是先用行为级比较器仿真整个ADC确认SAR逻辑和DAC功能正确再换成晶体管级比较器这样问题定位非常快。4.2 DAC输出波形出现台阶“回退”这个现象我几乎每次带新人都会遇到。理论上DAC_OUT在逼近过程中应该是单调“逼近”输入电压的——输入高于DAC输出时下一步DAC输出应该增大低于时应该减小。但如果看到波形在某一步突然向反方向跳第一反应是SAR逻辑的参考切换逻辑翻了。排查方法把SAR逻辑产生的每位开关控制信号拉出来看重点检查最高位MSB的开关切换方向。MSB是第一个决出的位后续所有位的切换都建立在MSB的状态上如果MSB触发了错误的DAC电容接地或接Vref后面每一位都会跟着错。另一个常见原因是电容阵列中某个电容的底极板接反了导致切换方向与预期完全相反。我在仿真中习惯给每个电容的开关控制信号命名的时候带上方向标签比如“SW_MSB_TO_VREF”和“SW_MSB_TO_GND”一眼就能在波形里看出哪个开关被错误地打开了。命名规范虽然听起来像是写代码的小事但在调试中能节省大量时间。4.3 输出码出现周期性跳变误差如果你看到输出码在某个特定输入电平附近反复在两个相邻码之间跳动而且跳变的位置不是固定的这通常指向两个可能的原因比较器噪声余量不足或者DAC建立时间不够。处理分两步。第一步把输入固定在那个跳变点附近单独看比较器的判决过程。正常的判决应该是比较器在一个时钟周期内完成再生输出稳定到数字电平。如果你看到比较器输出在时钟沿之后还在缓慢爬升甚至在下一个时钟沿才稳定说明比较器速度不够需要检查预放大级增益和电流。第二步看DAC建立过程。4位CDAC的建立时间由开关导通电阻和总电容决定。如果建立时间不够DAC_OUT在比较器触发时还没到位比较器就会拿一个“过期中”的电压做判决自然不稳定。解决办法是加大开关管宽度以降低导通电阻或者调整时钟非交叠时间给DAC更多建立裕量。4.4 采样状态下输入电压跟踪不上在采样阶段采样开关导通输入源要通过R_on给电容阵列充电。如果输入源本身有较大的输出阻抗或者输入信号频率较高电容上的电压就会滞后于输入产生采样误差。这在仿真中表现为用高阻输出阻抗的信号源比如不带buffer的电阻分压器激励ADC时测出的DNL和INL都变差。排查方法是直接把采样开关的输入端对地短路到采样电容看采样电容上的电压和实际输入电压的误差。如果误差超过0.5 LSB就要么降低信号源阻抗加buffer要么增加采样时间要么加大采样开关的宽长比。这里有个经验值采样开关的R_on乘以C_total的时间常数必须小于采样窗口的1/5才能保证采样精度在0.5 LSB以内。按前面算的3.5个τ对比1/5是更稳健的工程经验。5. 仿真结果数据分析与评价指标5.1 判断设计是否合格的量化指标跑完仿真后需要把结果和理论值做对比。对4位SAR ADC可以从以下几项来评估输出码完备性全量程扫描后是否存在缺失码。4位理想情况应该16个码全部出现。DNL正常情况下每个码的宽度偏差不超过0.5 LSB如果超过这个值说明比较器失调或者DAC失配影响已经超出预算。INL累积误差不超过0.5 LSB这关系到ADC的整体线性度。动态参数ENOB达到3.5位以上SNR达到25dB以上。功耗4位SAR的总功耗应该在几十微瓦量级如果功耗过高说明比较器或逻辑部分有过大的短路电流。做一个简单汇总表来对照检查也是好习惯比如把每项指标的仿真值和理论值放在一起。如果所有指标都达标基本可以认为这个4位SAR ADC的验证工作已经完成。5.2 从仿真结果中挖掘设计余量仿真验证的另一个目的是搞清楚设计余量有多少。举个例子如果你的比较器失调实测只有2mV而预算上限是56mV说明失调这项有大把余量后续如果想把位数扩展到6位或8位可以不改比较器直接沿用。但如果电容阵列的失配已经用掉了大部分预算扩展位数的首要任务就是改版电容阵列的版图布局。用蒙特卡洛跑一次失配分析能直观地看到各项非理想因素在最终ADC性能中占据的“贡献比重”。仿真显示出这些数据之后你会对“哪个模块是瓶颈”有清晰判断这比盲目改参数高效得多。根据我个人经验4位SAR中通常比较器的噪声和失调是最容易成为瓶颈的其次是DAC的建立时间最后才是SAR逻辑的数字延迟。原因很简单模拟信号处理环环相扣每一个环节的误差都会累积到最终结果数字部分反而最不容易出错。6. 扩展思考从4位走向更高位数做完4位SAR ADC的仿真验证一套完整的方法论其实已经建立起来了。所有的高位数SAR ADC验证流程无非是在这个框架上做两件事增加电容阵列的位数以及应对随之而来的失配校准、噪声缩减等问题。从4位扩展到8位最直接的挑战是电容的数量从16增长到256个仿真规模会指数级上升。这时候再每一颗电容都单独在网表中描述会变得非常臃肿建议改用总线描述方式用Verilog-A建模DAC行为级精度足够仿真速度却能提升几个数量级。从8位往上走到10位、12位需要考虑高位电容的权重失配这时候常见的做法是加冗余电容比如每两到三位电容之间加一个“桥接电容”牺牲一点功耗换取更大的失配容忍度。但我还是要强调一句所有那些高阶技巧都建立在“能把4位SAR从原理到验证每个细节都吃透”的基础上。4位SAR虽然简单但它把采样、比较、DAC切换、SAR逻辑、时序、仿真分析这个完整链条走了一遍这套思路是所有SAR ADC的通用骨架。如果这篇文章能帮你在脑子里建立这个骨架那做更高位数就只是堆积木的过程而已。实际做仿真验证时我还有一个习惯是每完成一个阶段就把当时踩过的坑和解决办法记录在项目笔记里。做4位SAR时记录的问题往往在我后来做8位SAR时还会碰到而笔记能帮我在几秒钟内定位到原因不用重新从零开始排查。建议你也试试这种方式。
