接到一块板子的时候我第一反应不是看原理图而是先问一句PCB上这些高速信号你们做过信号完整性分析没有问出这句话是因为我吃过太多亏。早几年做过一个FPGA加双通道DDR3的项目实验室里跑得稳稳当当客户一到手就偶发死机不良率三个点硬是查了两周才定位到一根数据线的过孔残桩。从那以后我养成了一个习惯——高速电路设计信号完整性不是在仿真软件里走个过场而是从叠层到布线到实测每一步都要较真的硬功夫。信号完整性简单说就是保证信号从驱动端到接收端波形、时序、噪声都还在可接受范围内。听起来像废话但真正做起来涉及的学问从传输线理论、阻抗匹配到串扰抑制、损耗预算一环扣一环。这篇文章我不打算给你堆理论而是把我这些年做高速板、排高速问题的实操经验拆开讲包括什么时候必须做SI分析、反射串扰怎么压、眼图抖动怎么看、仿真与实测怎么闭环最后用一个DDR3误码的真实案例把整条排查思路串起来。不管你是刚接触高速电路的新人还是被信号问题折腾到失眠的老兵这篇文章应该都能给你一些能直接用的东西。1. 先搞清楚到底什么样的电路才需要较真信号完整性很多人一听信号完整性就觉得那是10Gbps以上背板、SerDes才需要操心的事。这个认知害了不少人。我在实际项目里见过不少“低速”电路因为信号完整性问题吃大亏的所以第一步咱们先把这个边界理清楚。1.1 判断临界长度的计算与经验法则信号完整性问题的本质是信号的上升沿足够快、走线足够长导致在信号传播过程中传输线效应开始显现。这里有一个非常实用的判断法则当走线的长度超过信号上升沿对应空间长度的六分之一时就不能再把它当成一根普通导线而必须按传输线处理。算起来很简单。信号在FR4板材上的传播速度大概是6英寸每纳秒也就是150mm/ns左右。拿一根上升时间200ps的信号来说它在板子上传播的空间长度为200ps乘以150mm/ns等于30mm。除以6临界长度就是5mm。换句话说一根上升沿200ps的信号只要走线超过5mm传输线效应就开始变得不可忽略。很多DDR3、DDR4的数据线信号上升沿就在200ps到300ps之间这就是为什么这类设计从BGA扇出区开始就要严格控制阻抗和走线长度。更严谨一点工程上常取十分之一甚至二十分之一作为“安全线”。我自己的做法是算出六分之一临界长度之后再打个对折。因为六分之一只是传输线效应“开始可见”的门槛真要保证波形质量余量必须留足。拿上面的例子5mm的临界长度实际设计中超过2到3mm的走线我就会按传输线来设计该控阻抗控阻抗该做等长做等长。1.2 信号完整性不只是“PCB走线问题”还有一个常见的误解就是把信号完整性等同于PCB走线。事实上信号完整性是一个贯穿整个链路的概念从芯片封装、PCB走线、过孔、连接器、线缆到接收端的封装每一段都会对信号质量产生影响。芯片的驱动强度、封装寄生参数、PCB叠层设计、过孔结构和连接器选型全都在这条链路上。举个实际例子一颗芯片的封装引脚到die之间的引线键合哪怕只有几毫米在GHz级别频率下也会贡献不小的寄生电感和电容。这些寄生参数会和PCB走线一起共同决定信号的反射和损耗。所以做信号完整性分析一定要有“链路”思维而不能只看PCB上那一截走线。这也是为什么我在做项目时会要求芯片厂商提供封装模型而不是只拿PCB走线模型去仿真。链路思维还体现在一个易被忽略的地方供电。信号完整性和电源完整性是强耦合的同步开关噪声SSN会直接作用在信号地上造成地弹进而污染信号波形。很多看似信号完整性的问题根子其实在电源完整性上。后面讲回流路径和地弹的时候我会详细展开这一点。1.3 低速总线同样有SI问题以CAN为例聊到这里必须提一下CAN总线。很多人觉得CAN只有500kbps或者1Mbps属于“低速”不需要考虑信号完整性。但实际上CAN总线的信号完整性问题在工业现场、车载电子里极其常见而且一出问题就是整批设备通信掉线、偶发报文错乱排查起来非常痛苦。CAN最常见的问题有三个终端电阻没配对、支线太长、节点数太多。CAN总线标准要求在物理总线两端各接一个120Ω终端电阻但实际项目里很多人在中间某个节点接了终端电阻甚至一个都不接。这时候总线上反射会很严重显性电平和隐性电平之间的跳变会出现明显的过冲和振铃当振铃超过接收端的阈值电平时就会造成位错误。我处理过一起现场故障一条CAN总线挂了12个节点通信速率500kbps支线最长的一根将近5米。现场偶发通信超时示波器一测隐性电平被振铃拉到了2.5V以下接收端直接把振铃当成了显性位。整改方案很简单把多余支线缩短到0.5米以内两端终端电阻确认放对位置问题立刻消失。这就是典型的低速信号完整性问题——不需要GHz一根长支线加上不匹配的终端照样让系统崩溃。所以我把CAN的例子放在最前面是想强调信号完整性的核心是看上升沿和链路长度的关系而不是看接口跑多快。2. 传输线视角看反射阻抗匹配的本质是让信号不“撞墙”讲信号完整性绕不开反射。反射的产生机制可以类比成声音在隧道里碰到岔口会反弹一样。信号在PCB走线上传播遇到阻抗变化的地方一部分能量会继续向前另一部分会被反弹回来反弹回来的这部分叠加在原始信号上就会造成波形畸变、过冲、振铃严重时直接导致逻辑误判。2.1 特征阻抗从何而来要理解反射先得理解特征阻抗。特征阻抗是传输线本身的一个固有属性由传输线的单位长度电感和单位长度电容决定公式是Z0等于根号下L除以C。这和普通电阻有着本质区别电阻是消耗能量的特征阻抗不消耗能量它描述的是信号在传输过程中电压波和电流波之间的比例关系。在PCB上特征阻抗由走线宽度、走线到参考平面的距离、介质材料的介电常数等因素共同决定。对于微带线走线在外层和带状线走线在内层同样的线宽所需的参考平面距离是不同的。设计中常用的50Ω单端阻抗、100Ω或90Ω差分阻抗都是通过调整线宽、线距和叠层厚度来实现的。实际操作中我一般用Polar Si9000或者免费的Saturn PCB Toolkit来算阻抗。输入叠层厚度、介电常数、线宽、线距软件会给出特征阻抗值。但这里有个很关键的细节板材的介电常数并不是一个固定值它会随着频率变化不同厂家的FR4在1GHz到10GHz范围内的介电常数可能从4.2降到3.8计算阻抗时必须用对应频率下的数值否则算出来的线宽会有偏差。2.2 反射系数与端接方案的选型信号遇到阻抗不连续点反射的大小由反射系数决定公式是Γ等于ZL减Z0除以ZL加Z0其中Z0是传输线特征阻抗ZL是不连续点处的阻抗。这个公式很好用举个例子一条50Ω走线中途遇到一个阻抗突变到75Ω的过孔反射系数就是75减50除以75加50等于0.2也就是20%的信号被反射回来。如果信号摆幅是1V反射电压就有0.2V叠加在原始信号上就足以让接收端的阈值判断出现问题。理解了反射系数端接方案的选择就顺理成章了。源端串联匹配是在驱动端串一个电阻使驱动端输出阻抗加上串联电阻等于走线特征阻抗让初次反射被源端吸收。这种方案功耗低适合单端信号如DDR地址线。末端并联匹配是在接收端并联一个到地或到电源的电阻让反射波在末端被吸收适合阻抗要求严格的长线传输但静态功耗大。还有戴维南端接和RC交流端接各有适用场景。我在实际项目里的经验是DDR3的数据线靠芯片内部的ODT片内端接控制不需要外部并联电阻而地址控制线用fly-by拓扑加末端并联上拉电阻到VTT。普通单端高速信号如SDIO、SPI在速率不高、走线不长时源端串联22Ω到33Ω电阻通常就够用了。端接不是越复杂越好而是要在功耗、成本、信号质量之间取平衡。2.3 过孔、连接器与阻抗不连续点即使整条走线都按50Ω设计过孔、连接器、焊盘这些结构仍然会给信号带来阻抗不连续。特别是过孔它的寄生电容和寄生电感比较显著。过孔的寄生电容会降低特征阻抗而残桩via stub带来的阻抗变化和频率响应问题在高频下更突出。过孔残桩的问题我多说两句。一块六层板信号从顶层通过过孔换到第三层但过孔继续打到第六层那么从第三层到第六层这段金属就是残桩。残桩长度越长在某个特定频率下的谐振效应越明显会造成插入损耗的急剧恶化。工程上常用经验公式估算残桩的谐振频率大约是残桩长度每毫米对应几十GHz的量级具体要看板材介电常数。对于10Gbps以上的信号残桩长度超过10密耳就可能成为问题这也是为什么厚板上跑高速信号要用背钻工艺把残桩钻掉。阻抗不连续点的排查最难的是过孔。我通常的做法是在关键高速信号的过孔旁边加回流地过孔让回流电流路径完整。过孔的反焊盘anti-pad尺寸也要注意它直接影响过孔的寄生电容。仿真软件里可以逐段提取过孔模型但更快的办法是拿TDR时域反射计实测实测结果会清晰地显示每个阻抗突变点在哪这个我在后面的案例里细讲。3. 串扰、损耗和回流路径比反射更隐蔽的三类问题反射问题可以通过阻抗匹配和端接来解决相对直观。真正让项目焦头烂额且不好复现的往往是串扰、损耗和回流路径这三类问题。它们有共同的特点肉眼看不出来示波器探针还不一定能量到。3.1 串扰机理与布线约束串扰的本质是电磁场耦合。一条信号线上的电流变化会通过互容和互感在相邻信号线上感应出噪声。设计中最常用的约束就是3W原则走线间距不小于线宽的三倍。但我要泼一盆冷水3W原则只是个粗略的规则它在走线等长、平行段较长时才显得“够用”在高速高密度设计中3W往往不够。影响串扰大小的因素很多包括走线间距、平行长度、参考平面的连续性、信号边沿速率和信号的电平类型。有一个直观的规律间距越大串扰越小但间距从3W增加到5W串扰的改善幅度远没有从1W增加到3W来得大所以布线密度和串扰之间要找一个经济平衡点。此外近端串扰和远端串扰的特征不同近端串扰与并行长度有关远端串扰在微带线中随长度增加而增大但在带状线中几乎为零。这一点决定了我们在选择布线层时要优先把敏感的高速信号放在带状线层而不是外层微带线。实际项目中我处理串扰问题还有几个土办法一是给敏感信号两侧包地线每隔一段距离打地过孔把耦合的噪声泄放掉二是在布线空间实在紧张时把高速信号组的布线优先级提到最高其他信号绕道走三是在原理图层面对重要的并行总线做分组如DDR的DQ和DQS必须绑在一起走且不能跨越其他信号组。3.2 高频损耗趋肤效应与介质损耗高速信号的损耗是另一个大头。损耗来自两个方面导体损耗和介质损耗。导体损耗是趋肤效应造成的——高频电流集中在导体表面很薄的一层有效导电面积减小电阻增加损耗随频率的平方根增加。介质损耗则是材料本身的极性分子在高频交变电场下反复极化发热造成的损耗随频率线性增加。所以在高频段介质损耗会逐渐占据主导地位。FR4板材在低频时性价比极高但在5GHz以上介质损耗明显变大。工程上有个粗略概念在5GHz频率下FR4走线每英寸的插入损耗大约在0.5到1dB而低损耗的高速板材如Megtron 6可以做到0.3dB以下更高级的材料能做到0.1dB量级。对于几十厘米的长走线这个差异非常显著。损耗带来的直接后果是眼图张开度变小。信号经过长距离传输高频分量被衰减上升沿变缓眼图高度下降眼宽也受影响。解决损耗的思路有几个方向换低损耗板材、缩短走线长度、加大线宽、增加预加重和均衡。SerDes链路里的预加重和接收端均衡本质上就是在补偿信道损耗。我在做10Gbps以上链路时会让仿真软件给出信道的插入损耗曲线再看接收端的均衡能力是否能补回来。这一步判断错误板子做回来基本就废了。3.3 回流路径断裂与地弹回流路径是三个问题里最容易被忽视的但往往也是最致命的。信号在走线上传播时返回电流并不是“老老实实”待在地层不动而是沿着信号走线的正下方在参考平面上紧贴着走线的投影位置流回驱动端。高速信号的返回电流集中在信号线正下方的参考平面上这条路径一旦断裂返回电流就得绕道走更长的路等于增加了一个巨大的回路电感不仅会让信号波形出现严重的振铃还会产生共模辐射。常见的回流路径断裂场景包括信号跨过地层缝隙、跨过电源岛边界、换层处没有配对的地过孔。我见过一个非常典型的案例一块双面板上一条USB差分线为了绕过几个焊盘在拐弯处恰好跨过了一条GND平面上的电源分割槽结果USB 2.0高速模式怎么都枚举不上把走线挪到完整地平面区域后问题消失。地弹则是同步开关噪声导致的电源/地电平波动。当几十个IO同时翻转时瞬间电流变化量很大在封装和芯片电源地的寄生电感上产生压降这个压降叠加到信号上就形成了地弹噪声。抑制地弹的手段包括增加电源地引脚数量、使用去耦电容、减小回路电感、在叠层设计时保证电源地和信号层紧密耦合。很多人做高速设计时只盯着信号线忽略了电源完整性结果信号问题反反复复查不出根因其实根子就在电源地上。4. 用眼图、抖动和误码率给信号质量打分前面讲的反射、串扰、损耗最终都要落到一个结论上信号质量到底行不行。行不行的标准不能靠嘴说得看测量指标。眼图、抖动和误码率就是高速信号质量评价的三板斧。4.1 眼图该看什么眼图是把信号按位时间切片叠加在一起形成的图形因为形状像眼睛而得名。眼图的横轴是时间纵轴是电压每一个比特周期的波形都叠在一起眼睛张开得越大说明信号抖动越小、噪声越低、信号质量越好。具体看三个指标眼高、眼宽、眼交叉点。眼高是眼睛在垂直方向上张开的程度反映噪声余量它和信号摆幅、损耗、串扰直接相关。眼宽是水平方向上张开的程度反映时序余量它主要受抖动影响。眼交叉点反映信号的占空比一致性交叉点偏离50%说明存在占空比失真。实际操作中除了看眼睛的“美观程度”更重要的是套用眼图模板mask来判定。高速串行协议如PCIe、USB、以太网都有标准眼图模板模板规定了禁止进入的电压-时间区域。只要测出来的眼图碰触到模板区就判定信号不合格。我在调试PCIe链路时最常用的动作就是把示波器切换到眼图模式打开模板看margin是多少。margin越大量产越稳。4.2 抖动分解与裕量预算抖动是信号边沿在时间轴上的不确定性。抖动的危害在于它会吃掉眼图的水平余量让接收端的采样时刻变得越来越危险。抖动的来源很多为了对症下药工程上把抖动分解成随机抖动和确定性抖动两大类。随机抖动来源于热噪声等物理机制服从高斯分布理论上无界。确定性抖动来源于特定机理包括码间干扰造成的ISI、串扰导致的串扰抖动、电源噪声导致的周期抖动等它是有界的。实际测量中用示波器或BERT测到总抖动之后可以通过频谱分析、双狄拉克拟合等方法把随机抖动和确定性抖动分离出来。随机抖动的特点是随着测试时间增加持续增长而确定性抖动是稳定的所以只看总抖动容易被随机抖动误导。抖动预算的思维在设计中很重要。举个例子一个DDR3接口的时序预算中时钟周期是1.25ns800MT/s接收端建立保持时间要求可能是几十皮秒留给整个链路的抖动预算可能就100ps左右这其中又要分配给时钟源抖动、PLL抖动、走线长度失配、串扰和电源噪声。设计时把每一步占用的抖动预算分配好再留出余量才能保证量产通过率。我见过太多设计全部裕量都被电源噪声和串扰吃光了温度一高就出问题。4.3 从误码率到设计收敛眼图和抖动是形象化的指标误码率则是最直接、最不讲情面的验收标准。误码率是指在传输的比特中出现错误比特的概率。NRZ信号的误码率要求和抖动直接关联系统允许的误码率越低对抖动的限制就越严格。这里要引入浴缸曲线bathtub curve的概念。所谓浴缸曲线是把误码率与采样时刻的关系画成曲线由于两边的误码率高、中间低形状像浴缸而得名。从浴缸曲线上可以看到在给定的误码率目标下眼睛还睁着多少宽度这个宽度就是信号的实际可用余量。比如PCIe Gen3要求误码率小于10的负12次方就要看在这个误码率下浴缸曲线的开口有多少。我把误码率测试作为高速链路验收的最后一道关卡。在实验室里用BERT跑24小时甚至72小时的误码测试如果持续稳定在目标误码率以下才敢签字放行。实测中有一个容易被忽略的点误码率测试的置信度和测试时间强相关为了验证10的负12次方量级的误码率理论上需要测试足够多的比特数才有统计意义测试时间不能太短否则测出来的“零误码”没有说服力。5. 仿真、规则与实测高速电路SI工作流如何落地前面讲了不少理论和指标接下来聊聊工程落地。仿真、规则和实测三个环节缺一不可。只做仿真不实测会被建模误差坑只实测不仿真出了问题只能亡羊补牢在仿真和实测之前把设计规则定好才是性价比最高的做法。5.1 工具链怎么搭信号完整性仿真工具很多各有侧重。Cadence Sigrity适合做PCB级和封装级的全链路提取与仿真尤其是DDR总线接口的时序分析Mentor HyperLynx上手快适合快速做前期的阻抗、串扰和眼图仿真Keysight ADS在射频和高速串行链路仿真方面是强项Ansys SIwave做电源完整性和电磁辐射仿真更专业。选工具不是越贵越好要看团队的项目类型和模型库完整度。我个人的习惯是三步走。第一步在原理图设计阶段用HyperLynx做快速的前仿真评估关键信号的端接方案和布线约束是否合理。第二步PCB布局布线完成后在投板前用Sigrity提取S参数做全链路的眼图和时序仿真重点检查DDR、高速串行这些敏感信号。第三步板子做回来后用示波器、TDR、VNA等手段实测关键信号把实测结果和仿真结果对比反过来修正仿真模型。这里要特别提醒仿真模型的准确性决定了仿真的价值。如果芯片厂商给的IBIS模型不完整或者叠层参数和实际板材偏差太大仿真结果只能是自欺欺人。我自己踩过坑仿真时眼图漂亮得很板子回来一测完全是另一回事后来才发现是板材介电常数用的数据是旧的和厂家实际板材差了不少。5.2 叠层、阻抗与布线约束规则叠层设计是整个SI工作的地基。基础的四层板典型叠层是“信号-地-电源-信号”六层板通常是“信号-地-信号-电源-地-信号”。关键原则是信号层必须紧邻完整参考平面高速信号优先走在带状线内层这样既有完整的参考平面又受外层屏蔽串扰和辐射都小。阻抗设计要结合叠层参数来定。50Ω单端信号比如DDR的数据线、SDIO、以太网的RX/TX需要给定线宽100Ω差分信号比如LVDS、PCIe、千兆以太网需要给定线宽和线距USB的90Ω差分也是常见目标。这些参数不是拍脑袋定的要用阻抗计算工具算还要和板厂沟通确认他们的工艺能力比如最小线宽、蚀刻系数、阻焊厚度对阻抗的影响。布线约束规则要落在设计规则表里让画板的人能直接照着画。我的规则表一般包括关键信号走线宽度和间距、等长组内偏差比如DDR的DQ组内正负10到20密耳、串扰敏感信号的最小间距、高速信号换层处的回流地孔要求、过孔残桩限制、时钟信号的包地要求。规则要有优先级当布线空间不够时优先保证时钟和差分对的规则普通单端信号可以适当放松。5.3 实测验证的六个关键动作板子做回来实测验证是最后一道防线。我每次在高速板量测阶段必做的六个动作一是用万用表确认电源地没有短路二是用示波器测电源纹波确认电源在芯片要求的范围内三是测时钟信号的频率、幅度和上升沿四是测高速单端信号的波形和阻抗五是测差分信号的共模和差分幅度六是对比实测眼图和仿真眼图的差异。测量工具的选择直接影响测量结果。示波器的带宽至少要达到被测信号最高频率的五倍否则测出来的上升沿是假的。测高速信号的探头也不能用普通无源探头它的寄生电容会改变信号波形要用有源探头或差分探头。测量点也很有讲究不能直接在芯片引脚上量那是错误的测量位置正确做法是在靠近接收端的走线上设置测试点或者通过示波器软件的解嵌功能把探头的影响去掉。还有一个细节很多人在实验室测到的波形很好一到量产就出问题原因是实验室的测量环境和实际系统不同。比如没有插满所有内存条、没有接上真实负载、没有做高低温实验。所以我建议在验证阶段尽量模拟真实使用场景至少做高低温循环下的信号质量测试温度对板材介电常数和芯片驱动能力的影响往往会暴露室温下看不见的问题。6. 一起DDR3数据总线误码问题的完整排查链路理论、工具、流程都说完了最后用一个真实案例把整个排查思路串起来。这个案例是我早期做的一块FPGA加双通道DDR3板子故障现象是偶发死机和内存校验错误排查过程非常有代表性。6.1 现象收集与可疑方向项目背景是一块六层板FPGA挂了两片DDR3运行速率800MT/s。故障现象是设备长时间运行后偶发死机重启后能恢复但过段时间可能再犯。最开始大家怀疑是软件问题因为故障频率不高硬件测试“看起来”都正常。后来把DDR3的地址和数据写入随机测试跑起来在常温下连续跑两天终于复现了读写数据不一致的错误而且错误总是集中在某几个DQ位。拿到这个信息我心里大概有了两个方向一是时序问题比如DQS和DQ的等长偏差超标二是信号质量问题比如数据线上的串扰或反射导致采样窗口变小。为了区分这两类问题先看写测试能否复现错误。写数据是FPGA发起的如果写方向出错问题更可能在FPGA到DDR3方向的信号质量上如果只有读方向出错就要重点查DDR3到FPGA方向。实测结果读写方向都有错误但读方向更严重于是我把重点放在了信号链路检查上。这里有一个排查习惯想分享不要一上来就换芯片、改软件先做“错误特征分析”。错误是有模式的错误集中在哪几位、什么条件下出现、温度和电压影响如何这些信息能把排查范围缩小一大半。靠瞎试运气好一两周运气不好一个月都不一定找得到问题。6.2 TDR实测与阻抗突变定位确定是信号质量问题后我用TDR对出错的DQ线和对应的DQS线做了阻抗测试。TDR的原理是向被测走线发射一个快速上升沿的阶跃脉冲然后观察反射波形反射波的幅度和极性对应着走线上不同位置的阻抗值。从TDR曲线上可以直观看到哪些位置的阻抗偏离了50Ω、超出了允许容差。实测发现出错的那几根DQ线在FPGA扇出区的过孔位置出现了明显的阻抗凹陷从50Ω掉到了35Ω左右。这个阻抗凹陷的宽度和深度都超过了正常过孔的范畴。正常过孔的阻抗不连续通常在正负15%以内而35Ω意味着超过30%的偏差这个量级的反射足以造成信号质量的明显恶化。顺着这个位置继续查发现这些DQ线在扇出换层时走了一个“不必要的过孔”而且这个过孔打到第六层之后就停在了那里形成了一段没有用的残桩。更麻烦的是该过孔下方恰好是电源平面残桩和电源平面之间的寄生电容进一步拉低了阻抗。TDR的波形和布局图一对比问题位置完全对上了。6.3 根因确认后的整改与验证根因基本锁定就是过孔残桩加上不合理的换层设计造成阻抗突变。整改方案做了三个动作第一把不必要的换层取消让DQ走线尽量在同一层走完第二对必须保留的过孔在制板时要求做背钻处理把残桩钻掉第三在扇出区的关键过孔旁边补充了回流地过孔让换层时的回流路径连续。改版回来后再测TDR阻抗曲线变得平滑多了凹陷从35Ω恢复到了47Ω以上在可接受范围内。再用示波器测DQ眼图眼睛高度从原来的350mV提高到了480mV以上眼宽也有明显改善。最后跑DDR3读写测试连续跑了七天没有出现任何错误高低温循环试验也顺利通过。这次整改给了我几个很深的教训。第一过孔不是免费的每一个过孔都可能在高速路径上留下隐患能用一层走完的坚决不换层。第二TDR是排查阻抗突变的最快工具示波器看波形只能告诉你“信号很差”TDR才能告诉你“到底哪里差”。第三DDR这类并行总线等长做得好不好只是时序的一半阻抗连续性是另一半两条腿缺一条都会出问题。6.4 从这次排查里沉淀下来的一套方法这次问题之后我把高速信号故障排查的流程固化了下来分享出来给大家参考。第一步收集错误特征。记录错误发生的条件、频率、集中在哪些信号、温度电压环境这一步能快速排除大批不可能的方向。第二步区分链路方向。用读写测试区分是驱动端到接收端方向还是接收端到驱动端方向把排查范围从整个系统缩小到单向链路。第三步用TDR做阻抗扫描。对可疑信号逐根测TDR找出阻抗突变点的具体位置和PCB布局图对比定位物理位置。第四步用示波器做波形和眼图验证确认问题信号的质量指标。第五步仿真复现。在仿真软件里重建可疑结构确认根因验证整改方案的效果避免改一版又出新问题。这套方法不一定适合所有情况但对付大多数阻抗连续性和反射类问题非常有效。尤其是TDR这一步很多团队没有意识到它的价值。示波器看的是“果”TDR看的是“因”因果都搞清楚问题自然水落石出。如果你手头没有TDR也可以用网络分析仪测S参数观察回波损耗S11的频率响应同样能定位阻抗不连续点的位置和严重程度。最后说一句掏心窝的话。信号完整性分析这件事最忌讳的就是“等项目出了问题再说”。仿真和规则约束看起来耽误进度但和一次改版两到三周的时间成本比起来那点投入真的微不足道。每次画板之前把叠层算清楚把关键信号的阻抗、等长、间距规则定清楚投板之前花一天做仿真验证这套习惯坚持下来你的板子“一次点亮”的概率会高出一大截。我这些年能少加那么多班靠的就是这些看起来繁琐、但其实最省时间的步骤。
