干过PCIe板卡调试的朋友估计都遇过这种场面发送端在芯片管脚附近量出来波形挺漂亮插到主板或者接上转接卡以后接收端直接不认或者上电十次有三次枚举不出来剩下七次勉强跑在Gen1/Gen2降速档位。这种问题十有八九出在SerDes的均衡Equalization上。PCIe从Gen1跑到Gen6速率从2.5GT/s爬到64GT/s信号走线每缩短一代才够下一代用本质上就是一条铜线在跟信道损耗搏命。PCIe Electrical PHY里的SerDes接收链路靠的就是发送端均衡、接收端连续时间线性均衡器CTLE和判决反馈均衡器DFE把被信道摧残的信号救回来。这篇接着上期抛开协议栈上层那些事专门把SerDes均衡的原理、PCIe里的协商机制、以及实际调板子的经验一次聊透。1. 高速链路上为什么要做均衡信号到达接收端时已经“面目全非”1.1 损耗、反射与串扰高速信号在PCB上的三大敌人先别急着看均衡电路得先把敌人搞清楚。PCB上跑一根高速差分线信号从发送端走到接收端要经历三个主要杀伤源。第一是介质损耗和趋肤效应。高频信号在铜箔表面走电流被挤到导体表层等效电阻变大同时PCB绝缘材料的偶极子在电场下反复极化也会吃掉一部分高频能量。两个效应叠在一起造成最直接的结果频率越高损耗越大。PCIe链路里那根走线本质上是一个低通滤波器速度越高衰减越狠。第二是反射。链路里任何阻抗不连续的地方——连接器、过孔、换层、焊盘残桩——都会让一部分能量弹回去。发送端发出的信号只有一部分能到达接收端弹回去的信号还会在链路上来回反射叠加出拖尾和振铃。反射不光缩小幅度还拉长信号的“尾巴”把当前比特和后续比特搅在一起。第三是串扰。邻近差分对之间的电磁耦合会把隔壁走线的跳变信号引进来。高速系统里布线越密、速率越高串扰越难压。串扰体现在时域上就是接收信号上叠了别人的毛刺和抖动。这三个因素最终都会会聚成同一个后果码间干扰ISI。当前时刻的采样值不光取决于当前比特还被前后若干个比特的残余分量污染。均衡干的事情本质就是在接收端把这种ISI想办法抵消回去。1.2 奈奎斯特频率与链路损耗预算先算清楚“能亏多少”要量化“损耗了多少”得先找一个基准频率。数字信号在差分线上用NRZ传输时最高有效频谱分量出现在码率的一半这个频率叫奈奎斯特频率。PCIe每一代的奈奎斯特频率如下表。PCIe代次传输速率奈奎斯特频率调制方式Gen12.5 GT/s1.25 GHzNRZGen25 GT/s2.5 GHzNRZGen38 GT/s4 GHzNRZGen416 GT/s8 GHzNRZGen532 GT/s16 GHzNRZGen664 GT/s约16 GHzPAM4注意Gen6虽然数据速率达到64GT/s但因为改用PAM4每个符号带两个比特符号率实际是32GBaud主瓣频谱落在16GHz左右这和Gen5的奈奎斯特频率相同。PAM4带来的好处是同等信道带宽下数据速率翻倍坏处是四个电平挤在两个电压眼内抗噪能力明显变差均衡压力反而更大。工程上PCIe规范对链路各段的插损回损都有指导值。以常见的板卡加连接器加主板组合为例Gen3在4GHz处的总插损预算大约20dBGen4在8GHz处大约23dBGen5在16GHz处要求更高很多实际系统要做到30dB甚至40dB以上的通道补偿能力。这些数字在不同应用场景下会有差异但意思是明确的链路损耗不能靠“信号本身功率大”硬扛必须靠均衡在接收端把频率响应补回来。1.3 均衡的本质在时域和频域同时“对症下药”理解均衡最直观的方式是把它看成传输信道的逆补偿。信道是低通均衡就做一个高通信道把高频挖了一块均衡就把高频抬一块。频域上看均衡器的幅频响应尽量和信道响应互补使二者的级联幅频响应在有效频带上尽量平坦。但只讲频域不够因为ISI是时域现象。时域上看当前比特采样点上的电压既有当前比特的贡献也有前后比特拖尾的叠加。均衡还必须在时域上把那些“历史的影子”清掉。这就是三件套分工的意义发送端FFE在信号出门前对相邻比特做加权整形CTLE在接收端用模拟滤波器做高频补偿DFE在接收端数字化之后用历史判决结果消除post-cursor ISI。三者各管一段协同完成“恢复信号且不付出过高噪声代价”的任务。理解这套逻辑以后再去看PCIe里的均衡协商和调试就会清楚很多。2. SerDes均衡家族的三大经典成员2.1 发送端FFE去加重/预加重源头先把“高频”抬起来发送端均衡最早被采用原理也最直白。在SerDes发送端信号通常按一个或几个UI的间隔抽头每个抽头乘以一个权重再叠加输出。这种结构叫前馈均衡器FFEPCIe里最常用的是3抽头结构权重记作c(-1)、c(0)、c(1)分别对应前一个比特、当前比特和后一个比特。为什么当前比特的发送要掺入相邻比特的信号因为信道会拖尾。当前比特的“尾巴”会污染后面几个比特如果我们在发送时就让当前比特携带一部分“预抵消”的分量到了接收端被信道污染过的信号反而更干净。这就是发送端均衡的直觉。实现上分两种思路。一种叫预加重把信号跳变沿的高频分量额外做大另一种叫去加重保持高频分量不变、把稳定电平的低频分量压低。PCIe早期规范用的是去加重Gen1/Gen2里常见的去加重幅度有-3.5dB和-6dB两个档位。去加重的直观表现是连续的1后面来一个0这个0的幅度比前面的1更大因为连续电平串个几拍以后低频段积累的能量被刻意压低了。实际调试中发送端去加重开太猛会牺牲整体信号幅度接收端如果本身灵敏度一般反而可能收不到开太小又压不住长走线的ISI。我见过不少板卡发送端预设档位和PCB走线长度完全不匹配插在不同主板上表现飘忽不定。排查链路训练失败时一定先确认发送端预设与通道损耗是否匹配再往下查。2.2 CTLE接收端的模拟高频补偿信号经过整条通道到达接收端以后已经损失惨重。接收端做的第一道补偿通常是连续时间线性均衡器CTLE。CTLE是模拟电路核心思想是把高频增益抬起来把信道压掉的高频分量补回来。典型的一阶CTLE传递函数可以写成H(s) (1 s/ωz) / ((1 s/ωp1)(1 s/ωp2))。零点的位置决定了高频抬升从哪个频率开始极点负责在更高频段把增益压回去避免把高频噪声和串扰无差别放大。生活里最贴切的类比是音响的高音调节旋钮。信道像一堵厚厚的墙把高音闷掉了CTLE就是接收端那个“高音增益”旋钮拧上去声音的明亮度回来了。但拧太高的代价是底噪也被放大听感反而变得刺耳信号上表现为高频噪声被过分放大后眼图虽然“竖起来”了抖动却变大了。CTLE在PCIe接收端通常是可编程的有几档boost可选。链路训练时接收端会根据信道质量和前期测量结果选择合适档位有些先进芯片还会用自适应算法在线调整。CTLE的优势是带宽高、功耗低、时延小劣势是线性放大噪声无法区分“有用的高频”和“无用的高频噪声”。另外要说一句CTLE只能做频域整形消除不了所有ISI尤其对post-cursor比较长的拖尾无能为力。所以它后面通常还得再接一道DFE。2.3 DFE数字域里“回看历史”消掉码间干扰DFE判决反馈均衡器是数字电路思路和CTLE完全不同。它先做一个判决把当前采样点判成0还是1。然后拿判决结果当作参考估算这个判决结果对后面相邻比特造成的拖尾干扰再从后续信号的输入里减掉。用公式描述一个N抽头DFE输出为y(n)x(n)-Σw(k)·d(n-k)其中d(n-k)是历史判决比特w(k)是第k个抽头系数。这些系数本质上是在“学习”信道冲击响应的post-cursor部分。DFE的最大优势是它不放大噪声。因为它减掉的是基于判决结果重建的干扰信号这部分的信噪比不会因为“放大高频噪声”而恶化。而且它是数字实现抽头数量可以做到很多现代高速SerDes里几十个抽头的DFE很常见对长尾ISI的抑制能力比CTLE强得多。但DFE也有三个致命短板。第一它只能处理post-cursor ISI对pre-cursor没有任何办法pre-cursor得靠发送端FFE或CTLE去处理。第二DFE存在误码传播问题一旦判决错了错误会沿着反馈回路扩散尤其在信噪比很差的边缘工作区这个效应会把原本单比特的错误放大成连续错误。第三DFE的反馈回路存在时序瓶颈抽头多了以后最高工作频率受限于环回路径的时延设计难度随之上升。PCIe接收端的典型架构是CTLE在前、DFE在后两者配合使用。CTLE先把大体轮廓恢复出来DFE再精确地抠掉残留ISI。这样既控制了噪声放大又保证了均衡能力。3. PCIe协议如何组织均衡协商Preset、系数与训练序列3.1 链路训练LTSSM与均衡会话发生在哪个阶段PCIe链路建立遵循LTSSM状态机从Detect开始经过Polling、Configuration进入L0正常工作状态。均衡协商就发生在链路训练过程中尤其是Gen3以后链路进入正常工作前会有一段专门的“均衡会话”。简单说均衡会话的过程是发送端先按某个初始预设发送训练序列接收端收到后评估链路质量在能力范围内向发送端提出预设和系数请求发送端调整后继续发送训练序列如此反复迭代直到接收端认为链路质量足够好双方才进入L0状态收发真正数据。实际中训练序列TS1/TS2里带有均衡相关字段双方通过训练序列里的专用比特来交换预设请求和系数增减指令。很多人拿PCIe分析仪抓训练序列看到一堆TS1/TS2以为只是握手其实里面藏着的全是均衡协商信息。链路起不来的时候抓一下这一段往往能直接定位是“协商根本没跑起来”还是“协商完成但链路质量不够”。3.2 Preset预设档位和Coefficient系数更新的含义PCIe规范没有让工程师手动调每个SerDes的抽头系数而是定义了一套预设Preset和系数Coefficient协商机制。以Gen3为例发送端预设档位大约有10个每个预设对应一组3抽头FFE的系数组合覆盖了从“基本不均衡”到“较大去加重”的不同强度。接收端在均衡过程中先发一个预设请求发送端按请求切换到对应档位。收到训练序列并评估后接收端可以继续发出系数增减指令让发送端在预设基础上微调c(-1)、c(0)、c(1)的取值。规范对每一步的调整幅度、最大最小值、更新周期都有约束目的是保证双方收敛过程稳定、不会反复振荡。为什么要用协商而不是固定参数因为PCIe设备使用场景极其多样化。同一块显卡插到服务器主板和插到消费级主板链路余量完全不同同一块主板插槽走线长度和过孔数量也五花八门。固定参数无法适应所有场景只有让链路两端在训练阶段互相试探、动态收敛才能兼顾兼容性和性能。实际调板时我们会在BIOS或者驱动里看到一些PCIe均衡相关的配置项常见的就是“preset”和“coefficient”的修改入口。新手容易犯的错是为了追求信号质量一上来就把预设拉得很激进结果反而导致高低温下收敛失败。更稳妥的做法是先用自动协商看训练结果和眼图报告确有必要再手动固定某一档。3.3 从Gen3到Gen6均衡机制的变化PCIe Gen1/Gen2时代速率不高链路损耗相对有限均衡主要就是发送端固定去加重接收端CTLE基本没有动态协商。到了Gen3速率跳到8GT/s奈奎斯特频率到了4GHz普通PCB走线的损耗明显变大PCIe规范才开始引入完整的均衡协商流程。Gen4在Gen3基础上进一步完善预设数量更多协商流程更细同时链路速率到了16GT/s对接收端DFE的抽头数量和CTLE的boost范围都提出了更高要求。Gen5到了32GT/s信道损耗已经非常严峻发送端FFE的抽头数量普遍增多接收端DFE抽头数量也进一步增加不少芯片开始在接收端采用更复杂的DSP均衡结构。Gen6是个重要的分水岭。PCIe 6.0切到PAM4调制单链路速率64GT/s但符号率仍然是32GBaud。PAM4的均衡难度不能简单等同于NRZ因为它有三个电平、两个眼信噪比天然比NRZ低。加之外部信道损耗依然苛刻接收端实质上需要更强的均衡算法来收敛。传统的模拟CTLE加简单DFE已经不够用业界普遍转向带DSP的接收端利用更复杂的均衡和纠错手段保住误码率指标。对工程调试来说代际升级带来的最大变化是以前靠人工固定几档参数还能勉强调通到了Gen4以上基本必须依赖芯片自带的自适应均衡算法。人工干预更多体现在“确认链路预算是否够”以及“选择合适的失效模式回退策略”上。4. 均衡效果怎么评判眼图、浴盆曲线与误码率4.1 眼图最直观的“体检报告”眼图是把接收信号按UI为单位反复叠加在示波器上形成的统计图形。眼图能直观反映信号质量眼高体现电压余量眼宽体现时序余量上升沿和下降沿的交叉点反映抖动大小。测眼图的位置很有讲究。发送端管脚附近的TP1点看到的眼图通常很饱满因为信号还没走线信道损伤不明显。真正有意义的是接收端的等效眼图。但问题在于接收端芯片内部的采样点是测不到的示波器只能测到接收端管脚进芯片之前的模拟信号。所以实际工程中常用两种方法一是连上BERT或示波器在接收端入口测等效眼图通过算法去掉接收端均衡效果推算“芯片内部眼前”二是用支持环回模式的SerDes把自己发端的数据环回到接收端然后读芯片内置的眼图监视器。用示波器裸测接收端眼图时要特别小心如果接收端芯片已经把CTLE和DFE打开示波器看到的只是均衡之前的模拟信号并不能代表芯片内部实际判别的质量。很多刚入行的朋友在这里被误导看到眼图闭合就断定链路不行其实芯片内部均衡之后眼图完全够用。4.2 浴盆曲线与BER用统计数据看余量眼图是“看似直观的静态图”但真正衡量链路是否可靠得靠误码率和浴盆曲线。在接收端采样相位横轴上滑动记录每个相位点的误码率画出来就是浴盆曲线。曲线两侧高、中间低像个浴盆。曲线越宽说明采样点选择余地越大链路余量越足。PCIe规范以及很多交换机、存储控制器验收时都以1e-12误码率为参考浴盆曲线在这个误码率水平上的宽度就是系统的“最终计时余量”。均衡调得好的链路浴盆曲线中间会明显拓宽均衡不足或过度曲线要么整体收窄要么左右不对称。实际调优时可以用BER扫描功能快速对比不同预设和系数组合下的浴盆曲线宽度一次测试就能量化“哪组参数更好”比肉眼盯眼图高效得多。4.3 抖动分解与均衡之间的联系抖动的来源很多随机抖动来自热噪声和半导体器件噪声确定性抖动来自串扰、电源噪声和ISI。其中ISI在确定性抖动里占很大一块而ISI又恰恰是均衡器直接作用的对象。所以一个很实用的诊断思路是对接收信号做抖动分解看看DJ里ISI分量有没有因为调均衡而下降。如果均衡参数已经调了很多轮ISI还是没有明显改善那基本可以怀疑通道本身有硬伤——比如走线太细、过孔残桩太长、换层参考面不连续。这种情况下继续调均衡属于在错误的方向使劲。反之如果ISI随均衡参数有明显变化说明通道设计还算健康继续做系数微调就对了。抖动分解的常用工具包括示波器上的Dual-Dirac模型、BER分析仪的时间间隔误差TIE图以及部分软件算法。日常调试时我习惯先做一个快速抖动分解目的不是写报告而是给“到底该调均衡还是回去改layout”这个问题找一个快速结论。5. 实操调试中的典型问题与排查技巧先给一张平时排查用的速查表后面再逐个展开讲。现象优先排查方向常用手段上电时有时无LTSSM停在哪一态PCIe分析仪/BIOS日志协商成功但误码率高通道插损与串扰VNA实测/抖动分解板卡互换不兼容两端的均衡策略差异固定预设/限制速率速率越高越不稳奈奎斯特频率损耗预算实测插损查layout5.1 链路训练失败却“有时能通”这类问题最折磨人。现象是上电后有时能枚举到设备有时枚举失败或者插紧一点就能通松一点就失败又或者低温下正常、高温下掉链子。第一步先抓训练状态。用PCIe分析仪或者主板的调试日志看LTSSM卡在哪个状态。卡在Detect通常是物理连接和参考时钟的问题卡在Polling大多和接收检测、均衡协商有关卡在Configuration则多半是信道余量不足或协商收敛慢。第二步看协商到的预设和系数。如果协商结果每次都不一样并且通常在高预设档位失败问题很可能出在通道损耗过预算。这时用网络分析仪VNA实际测一下PCIe通道的插损回损重点看奈奎斯特频率处的插损是否超标。实测下来很多“有时能通”的案例最终定位都是连接器后端的过孔残桩太长或者差分对内等长没做好均衡救不回来。5.2 均衡系数收敛后眼图仍然很差链路训练看起来成功了L0也进了但误码率始终压不下来。分析仪抓到的均衡协商结果也正常可眼图就是不好看。这种时候要分开看到底是均衡前信号太差还是均衡后仍然差。如果连接器入口的信号本身就带了一堆高频噪声CTLE boost开得越大噪声也越多最终结果是均衡系数收敛到了某个“局部最优”但整体误码率还是超限。我踩过最典型的坑是接收端附近有一组走线离电源层太近产生明显串扰CTLE为了补信道损耗把串扰也一起放大了折腾了半天均衡参数毫无改善最后是改走线解决问题。遇到这种情况我的固定排查顺序是先测无源通道的插损和回损再测接收端管脚的电源纹波和去耦电容效果最后用抖动分解区分ISI和串扰。记住一条均衡只能解决信道损伤解决不了信源污染。5.3 板卡互换后问题不同主板的均衡策略差异同一张PCIe板卡插A主板正常插B主板时不时训练失败这种兼容性问题在网卡、加速卡、SSD上极其常见。原因大概率不在板卡自身而在两端设备对均衡协商的策略差异。A主板的发送端默认预设偏保守链路余量分配合理B主板的发送端初始预设过于激进或者接收端的均衡器能力偏弱于是收敛失败。这个时候可以在板卡的PCIe配置空间里修改发端预设和系数相关字段强制指定一个更稳妥的档位或者收窄支持的最高链路速率。更实际的临时做法是把目标设备固定在Gen2或Gen3速率先确认稳定再用自动协商逐步提速。虽然损失了峰值带宽但排查阶段能极大缩小问题范围。我见过不少项目最终方案就是“驱动里锁定均衡档位加限制最高速率”从工程交付角度这比无限期追查兼容性问题更现实。5.4 与SerDes接口相关的周边工程问题PCIe之外的SerDes链路也会遇到同样的问题。比如有些网卡PHYRTL8261这类通过SerDes接口连接主板CPU或交换芯片XFI/HSGMII/SGMII的信号本质和PCIe差分信号一样都依赖均衡来对抗走线损耗。这类接口同样有发送端均衡配置和接收端自适应调试思路可以直接复用。Mini PCIe和M.2接口的区别也常被问到。抛开物理形态和功能定义单看PCIe电气链路Mini PCIe一般设计为PCIe Gen1/Gen2的x1通道M.2在电气定义上支持PCIe Gen3/Gen4甚至更高常见配置有x2、x4远高于Mini PCIe的设计能力。接口速率等级不同对PCB走线的损耗预算和均衡能力要求就完全不同。设计M.2接口的PCIe电路时如果按老一代Mini PCIe的走线标准来做很可能会在Gen4速率下训练失败。另外接收链路里除了均衡还有一个容易混淆的模块叫弹性缓冲Elastic Buffer。均衡负责对抗信道损耗和ISI弹性缓冲处理的是两端参考时钟频偏。PCIe接收通道通常包含CDR来恢复时钟并用弹性缓冲消除恢复时钟与本地时钟之间的微小频差。排查问题时要注意区分如果信号质量正常、眼图余量足够但偶尔报错可以看看是不是弹性缓冲溢出如果眼图本身就闭合那就优先处理均衡和通道问题。两件事别混在一起查否则容易绕进死胡同。最后说一个我自己的土办法。调PCIe均衡时先把接收端DFE关掉或者设到最小tap数只用CTLE的固定档位扫一遍看哪一档对眼图和BER改善最大。这一步能快速判断通道的可救程度。如果发现CTLE无论怎么调都救不回来基本就是layout问题如果CTLE有明显改善但不够再接上DFE让DFE去处理残余的post-cursor。这样分步调比一上来就全自动均衡然后瞎猜要靠谱得多。PCIe调试是个细活但说到底还是链路预算、均衡参数、噪声控制三个维度来回权衡把顺序理顺了很多看似玄学的问题都会变得有迹可循。
