调试ZYNQ的视频输出通路时Video Out IP和Video Timing Controller IP这对组合总是绕不开的。我之前做一块7020的HDMI输出板卡现象是画面整体右移、底部出彩条排查了一下午才发现是两边的时序参数口径不一致VTC还在按1280x720的H_Total/H_Active工作Video Out IP这边却在等1920x1080的有效信号两边各自为政画面当然对不上。从那之后我就把这两块IP的工作边界和协同逻辑彻底理了一遍。这篇内容就把这套机制掰开揉碎讲清楚不论是裸机还是petalinux环境下做视频显示的开发都能少踩几个坑。先说结论VTC负责“打拍子”Video Out IP负责“按拍子吐数据”。VTCVideo Timing Controller本质是一个可编程的时序发生器它只关心hsync、vsync、active_video、hblank、vblank这些电平信号是在哪个时刻翻转完全不理解像素内容而Video Out IP则是在VTC给出的时空坐标系里把AXI4-Stream流上的像素数据换算成并行视频总线上的一串颜色值。两者加起来才是一条完整的视频输出链路。1. Video Out IP与VTC的分工边界1.1 从一条完整视频输出链路说起一个典型的ZYNQ视频输出系统最简配置大概是这样的PS侧DDR里存着一帧图像VDMA把DDR里的数据搬出来转成AXI4-Stream喂给Video Out IPVideo Out IP内部做一个跨时钟域处理之后把像素和行场同步信号一起推给外部接口芯片比如HDMI的TX芯片、并行DAC或者显示器驱动电路。在这条链路里VTC扮演的角色非常特殊它看起来不碰任何像素数据但整个链路能不能稳定工作完全取决于它输出的时序信号对不对。它输出的hsync、vsync、active_video这些脉冲被直接引到Video Out IP的timing_in端口Video Out IP的所有输出行为都要围绕这些时序信号展开。之前有朋友问我Video Out IP内部能不能自己产生时序非要外挂一个VTC答案是Video Out IP的设计哲学里它默认是一个“时序跟随器”而不是“时序发生器”。它关心的是数据流和时序信号的对齐关系至于hsync宽度、前肩后肩各几个像素它不管这些是VTC的职责。把两者分开是为了灵活性——同一套Video Out IP既能工作在1080p60也能工作在720p50只要通过寄存器重新配置VTC就行Video Out IP本身不需要动。1.2 VTC的两种工作模式生成与检测VTC在Xilinx的IP库里其实有“两手准备”Generator生成器和Detector检测器。做视频输出时我们用的是Generator模式也就是让VTC自己根据你给的时序参数把完整的行场同步序列产生出来。Detector模式则相反它是用来恢复外部输入信号的时序。比如你接了一个外部视频源需要让系统知道当前信号是多少分辨率、hsync在什么位置这时VTC切到检测模式去解析外部行场信号。很多第一次用的人会在输出工程里把VTC配成Detector结果发现时序输出端口一直是低电平画面完全不出就是这个原因。在Vivado的IP配置界面里这个选项叫“Timing Mode”默认是“Master”也就是Generator。如果你拿到的工程模板默认配成“Slave/Detector”记得先改回来。这个看似不起眼的配置是视频输出阶段最容易被忽略的第一关。1.3 两者在Block Design里的握手关系在Vivado Block Design里连接这两个IP看起来就是一根线VTC的timing_out总线接到Video Out IP的timing_in。如果你把这条总线展开里面其实包含hsync、vsync、active_video、hblank、vblank、field_id这些信号。关键点在于VTC和Video Out IP用的是同一个像素时钟域。VTC输出的所有时序信号是在vid_io_out_clk就是像素时钟的上升沿对齐的Video Out IP内部也是在这个时钟的节奏下采样active_video并同步推出数据。如果两边用的时钟源不一致哪怕差几个ppm或相位不对齐最终表现就是画面闪烁、撕裂或者有随机横纹。所以做Block Design时VTC的时钟和Video Out IP的输出侧时钟一定要从同一个MMCM/PLL分出来并且最好在约束里加上伪路径或时钟组约束避免工具把这两者的时钟关系切得太复杂。实际工程里我习惯直接用同一个时钟输出引脚连接到VTC的ctrl_clk和Video Out IP的vid_io_out_clk这样时序天然对齐。2. 关键参数计算与寄存器配置顺序2.1 1080p60时序参数手动推导要让VTC正确产生一帧1920x108060的图像需要给它填一组包括行场消隐、同步宽度在内的完整参数。以VESA CEA-861标准为例1080p60的关键参数如下参数数值备注PCLK148.5 MHz像素时钟H_Active1920有效行像素数H_FrontPorch88行前肩H_Sync44行同步宽度H_BackPorch148行后肩H_Total2200整行像素数V_Active1080有效行数V_FrontPorch4场前肩V_Sync5场同步宽度V_BackPorch36场后肩V_Total1125整场行数这套数据的来历也很直观H_Total H_Active H_FrontPorch H_Sync H_BackPorch代入即192088441482200V_Total 108045361125。像素时钟2200×1125×60148.5MHz。所以配置VTC之前分辨率一变整组参数都要跟着算不能只改行数和列数。如果在Vivado的VTC IP配置界面里操作它会提供模板选择1080p60后自动填入。但如果你是通过寄存器动态配置这组数值就是必须自己写进去的。我见过有人图省事把VTC配成1080p60但Video Out IP那边的输出分辨率寄存器仍然按720p设结果就是输出到显示器的画面只有左上角一块有图其余区域全是黑色因为VTC产生的active_video范围远大于Video Out IP真正输出数据的范围。2.2 运行中通过AXI4-Lite配置VTC在工程里VTC支持通过AXI4-Lite接口在运行时配置。在初始化阶段建议按下面的顺序操作先复位VTC模块等待复位释放。向General Control Register写入工作模式配置为Generator模式并设置好需要的极性hsync/vsync是否低有效。依次写入Frame Size寄存器H_Total、V_Total、Active Size寄存器H_Active、V_Active、Blank寄存器H_Blank、V_Blank、Sync寄存器H_Sync、V_Sync。最后把General Control Register里的“Gen_Start”生成启动位置1VTC开始输出时序。为什么要强调顺序因为VTC内部会根据Frame Size、Active Size、Sync Size等寄存器共同计算出行场状态的转移时刻。如果这些寄存器处于“半更新”状态VTC即使已经启动也可能在同步信号翻转点上出现毛刺或跳变进而污染后级Video Out IP的数据输出。先配好参数、最后启动是规避这种问题最简单的方式。寄存器配置时还要注意一个细节每个寄存器的高16位和低16位分别对应H和V两个方向的参数写入时不能只写一半否则另一半会变成0导致H_Total或V_Total异常。之前调试时发现V_Total写成了0VTC输出的vsync频率变得很奇怪画面上下翻滚排查了半天才发现是寄存器写操作只覆盖了低16位。2.3 Video Out IP的寄存器与复位时机Video Out IP通过AXI4-Lite接口也有一组控制/状态寄存器。它没有像VTC那样复杂的时序参数要配重点在于复位释放的顺序。Video Out IP内部有一个异步FIFO用于把AXI4-Stream时钟域的数据搬到像素时钟域。这个FIFO在复位释放后需要一小段时间完成初始化并进入正常读写状态。如果你在VTC刚启动、还没有产生完整一帧时序的时候就强行拉高s_axis_video_aresetnFIFO的读写指针状态可能不稳定导致最早进去的几拍像素数据对不上active_video的位置画面上方出现一条彩条或者花带。我的建议是系统上电后先保持Video Out IP的复位释放然后配置VTC并启动输出等VTC的locked信号如果打开了生成锁定检测拉高或者等待一个完整帧周期之后再通知VDMA开始搬运数据。这样做的目的是让时序先稳定下来再把像素数据送进去从流程上规避FIFO读写竞争的问题。3. 从数据流角度看协同工作流程3.1 从DDR到显示器的数据路径把整个链路打开数据传输的实质是VDMA从DDR读回图像数据打包成AXI4-Stream协议途经Video Out IP内部的FIFO然后按照VTC给出的active_video时间窗口一个像素一个像素地呈现到vid_io_out_data总线上。关键帧对齐逻辑在于AXI4-Stream里的TUSER信号。Xilinx的VDMA在输出每一帧时都会在帧的第一行第一个像素上拉高TUSER具体是sof信号Video Out IP内部就靠TUSER来识别一帧的开始并在内部重新组织行缓冲保证输出像素和active_video窗口的起点对齐。如果你绕过VDMA自己写了一个简单的DMA模块直接给Video Out IP送数据那就必须自己处理TUSER信号否则Video Out IP可能识别不到帧头整个画面黑屏或乱码。这一点在调试自研IP时经常踩我后来习惯做法是当场用ILA抓s_axis_video_tuser和s_axis_video_tvalid确认每帧只有一个clk宽度的TUSER脉冲。3.2 FIFO深度与带宽匹配的计算Video Out IP内部FIFO的深度可以在IP配置界面里选择常见的是512、1024、2048等。理论上FIFO深度只需要覆盖最多一个行消隐期间积压的数据但因为跨时钟域以及VDMA的突发读特性实际使用时需要留足余量。举例来说如果输入AXI4-Stream接口时钟是150MHz输出像素时钟是148.5MHz每拍一个像素输入速率略高于输出FIFO在每一行的有效区域会逐渐积累少量数据然后利用行消隐期间的间隙把积压排空。如果FIFO深度太小一帧累积的数据超过深度就会溢出导致画面出现横纹。带宽匹配的计算也可以很直观视频数据率像素时钟×每个像素的字节数。RGB888每像素3字节1080p60的数据率就是148.5×3445.5MB/sVDMA从DDR读数据的带宽至少要大于这个值同时要考虑PS/PL之间的互联带宽以及DDR刷新开销。实际做系统设计时我习惯让VDMA的读带宽留20%以上的余量避免在复杂界面渲染或DDR带宽竞争时出现掉帧。3.3 与VDMA配合时的字节对齐问题VDMA的stream数据宽度可以配置成8位、16位、32位甚至64位。假设视频格式是RGB8883字节一个像素如果VDMA配成32位总线一个clk里可能包含1个完整像素加下一个像素的高8位这样Video Out IP要合拼两个clk才能形成一个完整像素。虽然Video Out IP的AXI4-Stream接口支持这种非对齐数据但你需要确保VDMA配置时的Stream Data Width和Video Out IP的输入接口位数是一致的并且LINE_BUFFER_WIDTH也要匹配。另一种做法是让VDMA以24位宽输出实际上你配置成32位但设置Stride调整把每个像素打包在低24位高8位用0填充。这个方案的好处是简单坏处是带宽浪费约33%。在带宽不紧张的720p工程里我经常用但在4K或高帧率场景下就不够经济了需要考虑用48/64位宽输出并做好像素合拼。3.4 裸机与petalinux环境下的部署验证视频输出链路调试好了之后最终要部署到目标系统上跑起来。如果走裸机流程用Vitis/SDK建一个application工程把FSBL、bitstream、app打包成BOOT.BIN设置ZYNQ启动模式为SD启动就能从SD卡把程序跑起来。板上初始化完成后通过串口打印VTC和Video Out IP的寄存器状态确认locked信号拉高整个输出基本就稳定了。如果想上Linuxpetalinux是更常用的方式。以petalinux 2025.1为例工程构建完成后需要打包三个文件BOOT.BIN包含FSBL、bitstream和U-Boot、boot.scrU-Boot启动脚本以及image.ub内核设备树根文件系统镜像。制作SD启动卡时在FAT分区放入这三个文件并确保U-Boot能从boot.scr里找到image.ub的加载地址完成启动后通过应用程序访问设备节点就能在显示器上看到画面。这里顺便回答一个常见的烧写疑问用JTAG固化QSPI Flash时是不是必须先用DDR严格来说不是强依赖。Flash烧写本身只需要QSPI控制器和Flash芯片工作但在实际工程中如果烧写的镜像比较大比如包含完整Linux系统的BOOT.BIN常见做法是先通过DDR缓存校验再分块写入QSPI这样速度更快、中途出错率更低。所以许多流程脚本默认会先初始化DDR但这不代表没有DDR就完全不能烧写只取决于你的镜像大小和调试容忍度。4. 常见调试问题与排查技巧4.1 画面错位、花屏的排查顺序视频输出出问题时我的排查顺序固定是先查时序再查数据格式最后查物理传输。时序问题通常表现为画面整体错位、滚动、只有局部有图数据格式问题通常表现为颜色异常、花屏物理传输问题则更多表现为无信号、雪花点。时序排查时用ILA抓VTC输出的hsync和active_video对照标准参数看周期是否正确。我之前遇到过一个比较隐蔽的时序错误——V_Total被寄存器配置成了1126而不是1125导致帧率变成了59.94Hz左右显示器虽然能勉强锁住但每隔几十秒会有一次轻微闪动很容易以为画面本身有问题用频率计一测才发现是时序参数越界。4.2 FIFO复位与空满异常Video Out IP内部FIFO的读写指针在复位释放之后需要几个时钟周期才能进入稳定状态。如果你发现s_axis_video_tready一直拉低大概率是FIFO处于复位状态或者写指针还没解锁。此时应检查axi4s_aresetn是否按预期释放以及复位释放是否发生在vid_io_out_clk稳定之后。还有一种情况是FIFO没有溢出但画面有规律性撕裂。原因多半是输入数据流和输出时序之间的相位差在帧边界累积导致某一行数据在active_video窗口内丢失了半拍。这种问题比较难抓到我一般会在Video Out IP之前加一个简单的frame counter模块统计S_AXIS上的帧起始数量是否和VTC产生的帧数量一致如果两个计数器对齐说明数据没有丢帧问题大概率出在像素合拼或通道映射上。4.3 行场同步极性搞反VTC配置界面里允许设定hsync和vsync的极性Active High或Active Low。标准HDMI输入输出一般默认使用低有效但如果你接的ADC芯片或显示器驱动希望是高有效就需要在VTC里做相应配置或者在外围电路中用反相器翻转。如果你发现画面整体右移或者下移但颜色和内容都正常极大概率是同步信号的极性或者前肩/后肩参数不匹配。举个例子H_Active是1920但你把H_FrontPorch和H_BackPorch配反了画面就会整体右移148-8860个像素底色露在左侧。这属于很容易忽略但排查成本很高的“错位型”问题。4.4 通过串口/USB辅助定位问题调试ZYNQ视频输出时PS侧的调试手段有时候比PL侧的ILA更高效。我习惯在VTC和Video Out IP的配置完成后把寄存器读出来通过串口打印到PC端确认写入到底有没有生效。PC端这边用Qt的serialport库写一个简单的串口调试器选好波特率把所有寄存器值按行打印出来方便对照数据手册检查。如果调试参数比较多比如需要在上位机统一修改多组时序并回读状态可以考虑在ZYNQ侧用USB做一个批量传输通道上位机基于libusb操作直接把一组寄存器映射结构体发送到PS端PS端解析后写进PL寄存器。这个方案比串口快很多一组参数来回不到1ms适合做自动化调节工具。虽然和视频输出链路本身没有直接关系但能大幅提升调试效率。4.5 一个实用的初始化顺序模板最后给出一段我目前工程里稳定的初始化顺序可以当作模板参考上电初始化MMCM/PLL输出像素时钟。复位VTC和Video Out IP释放复位。通过AXI4-Lite先配置VTC模式、极性、Frame Size、Active Size、Blank、Sync寄存器。启动VTC生成等待至少一个完整帧周期。配置Video Out IP的控制寄存器确认FIFO状态正常。配置VDMA地址和长度启动DMA搬运。读取VTC和Video Out IP的locked/status寄存器确认链路就绪。这套顺序的好处是每一步都在为一个确定的输入条件做准备不会在时序还没建立起来的时候就开始搬数据可以屏蔽掉绝大多数初始化阶段的偶发问题。我个人在实际操作中的体会是这两个IP本身都不复杂复杂的永远是它们之间的“约定”。VTC算好了时间和电平Video Out IP负责兑现只要把两个方向盘对准链路就是通的。调试时先别急着改代码把时序参数表打印出来对着VESA标准一项项核对多数问题十几分钟就能定位。
