1. 电源完整性为什么不能只靠多加电容PDN Analyzer 到底在解决什么问题做硬件这些年我见过太多人把电源完整性PI这件事简单化。原理图上并一排 100nF、10uF电源入口再堆几个大电解就觉得电源稳了。实际上真正让系统跑飞、复位、DDR 训练失败的往往不是纹波而是直流 IR Drop 和电流密度分布不均。这两个指标恰恰是 Altium Designer 里 PDN Analyzer 的核心仿真能力。1.1 高频噪声和直流压降不是一回事不少人一听到电源完整性就想起频谱仪、S 参数、阻抗曲线觉得那是 SI 的活。这里要先把概念拆清楚。电源完整性的研究对象是电源分配网络也就是从 VRM 输出、经过平面、过孔、走线一直到负载芯片电源引脚这条完整的通路。这条通路上的问题分两类高频问题寄生电感、平面谐振、去耦电容的 ESL 与布局距离表现为瞬态电压波动和 EMI。低频与直流问题铜箔电阻、过孔电阻、连接器接触电阻带来的直流压降以及电流密度局部过大导致发热甚至烧毁。PDN Analyzer 擅长的是第二类直流分析和静态电流密度分布。它不替代 Sigrity 的多频点阻抗扫描也不替代示波器实测纹波但它能解决一个非常实际的工程问题这板子接通电源之后芯片引脚上的电压到底还够不够1.2 IR Drop 为什么常常被忽略老工程师常说电源平面是零电位这句话在小电流、小尺寸板子上近似成立但到了大功率场景就完全不是那么回事。举个例子一块 FPGA 核心板核心电压 0.85V电流 20A要求电压精度为正负 3%也就是允许约 25.5mV 的总偏差。VRM 本身输出精度再算上反馈采样误差留给 PCB 传输路径的余量往往只有 10mV 左右。如果你的内电层用的是 0.5oz 铜一整块铺铜平面从输入到芯片的等效电阻哪怕只有 0.5mΩ20A 电流一过就是 10mV 压降。再算上过孔、接插件很容易就把预算吃干净。这种问题靠眼睛看 Gerber 图是看不出来的。我之前就栽过一次双层板12V 转 5V 的 DC-DC负载靠近板边电源输入也靠近同一片区域看起来路径很短但为了绕线把功率平面割成了几条细长的形状仿真一跑才发现那条细腰通道的压降接近 300mV。整板功能没问题可负载端实测电压已经低了 5%算是勉强在工作范围边缘。1.3 PDN Analyzer 能给出什么样的结果Altium Designer 的 PDN Analyzer 不是只能算一条直线上的电阻。它基于铺铜区域做有限元网格剖分把整个电源网络在三维层叠结构里的电压分布、电流方向、电流密度都算出来。输出结果包括IR Drop 云图每个电源网络上各点的电压分布用颜色渐变直观显示哪里压降最大。电流密度云图铜箔和过孔上的电流密度分布超标的区域会显示为红色或警示色。过孔电流负载每个过孔承担的电流能够发现某些过孔在独自扛伤害。源/载分配可以给每个网络设定多个源点和负载点模拟真实的电流路径分配。这套功能最适合在投板前做一次体检。发现问题时改层叠、改分割、加过孔都还来得及一旦板子躺在 PCB 厂的生产线上任何改动都是成本。所以我的习惯是把 PDN 仿真放在布局布线基本完成、准备投板之前用半小时的仿真换掉返工的风险。2. 开工之前的账要算清楚层叠、铜厚与功率网络的规划PDN Analyzer 是个给啥算啥的工具。它不会替你做工程判断你喂给它的层叠参数如果和实际工艺不一致仿真结果再漂亮也是空中楼阁。所以第一步把所有基础参数当成真金白银来对待。2.1 版本和许可证方面先确认Altium Designer 的 PDN Analyzer 不是所有版本默认全功能开放的。我建议在开始之前先确认当前安装版本的许可模块里包含 PDN Analyzer否则菜单里看到功能图标点进去却提示无授权会很扫兴。具体的许可位置在 Licenses 面板里查看Simulation或电源完整性相关模块不同年份版本名称可能有差异。同时PDN Analyzer 对 PCB 编辑器版本也有依赖最好保持 Altium Designer 在较新的正式发布版本。长期用 Beta 版跑仿真的话偶发崩溃后会很难排查是设计问题还是工具问题。2.2 层叠参数不许拍脑袋层叠参数直接决定仿真的电阻计算这是 PDN 分析的物理基础。铜的电阻率约 1.724 × 10⁻⁸ Ω·m在常温下可以看作常数。但单位面积的铜箔电阻要由厚度换算1oz 铜35µm 厚的方块电阻大约是 0.5mΩ/sq0.5oz 铜17.5µm则接近 1mΩ/sq。仿真引擎并不需要你手工算这些但它要求你在 Layer Stack Manager 里把每层的铜厚和材料标正确。我见过一个典型错误某工程师从模板里直接建了 4 层板内电层默认是 0.5oz但他实际投板时要求的是 1oz。仿真结果显示那边压降超标他改了半天铺铜形状都无效最后发现是层叠里铜厚参数没同步。这种低级错误浪费的时间比仿真本身还多。实操上建议做完层叠设置后立刻在 Layer Stack Manager 的 Material 和 Physical 选项卡里核对Copper thickness铜厚Dielectric material通常 FR4介电常数 4.2~4.8 之间Core/prepreg 厚度影响平面间距虽然直流分析对介电常数不敏感但后续如果做平面阻抗分析就有影响阻焊层不参与导电分析不用过于纠结2.3 铺铜区域是仿真的最小单位PDN Analyzer 只对铺铜多边形和过孔做有限元计算走线虽然也会被识别但作为主要的功率传输路径效率很低仿真结果也不够准确。所以在进入 PDN 流程之前先确认功率网络的关键路径上用的是完整的铜箔铺设Polygon Pour / Solid Region而不是纯走线。这一点在分割电源平面时尤其需要注意。很多工程师习惯用 Line 工具画分割线做出多块电源区域但分割出来的区域会被当作不同的平面。如果两个区域本应同属一个网络却没有把它们做成同一个多边形或没有用足够多的过孔连通仿真时会发现电流绕了很远的路径IR Drop 莫名其妙就高了起来。另外PDN 分析网络里通常只挑电流较大的功率网络参与计算比如 12V、5V、3.3V、1.8V、VCC_CORE、VDDQ 这些。对于几个 mA 的模拟参考电压分析意义不大还会增加网格剖分的规模和计算时间。合理的做法是把低功耗网络从分析列表里排除掉。2.4 电源网络分类命名让后续分配源载更省心在做电源网络分类时取一个规范的命名和分类方式可以大幅减少后续操作量。Altium 里可以通过设计规则或网络类Net Class把电源网络归入 Power 类。我在项目开始时就会在 Net Class 里建一个 Power_Nets把所有功率相关网络放进去。PDN Analyzer 的源载分配界面支持按网络类筛选这样一来指定 VRM 源和负载时会非常流畅不必在上百个网络列表里逐个找名字。3. 从铺铜图到 IR Drop 云图PDN Analyzer 实操流程逐段拆这一节直接讲操作链路。我会按我最常用的一套流程来写这套流程经过多个项目验证基本覆盖了从打开工具到导出报告的完整路径。3.1 第一步启动 PDN Analyzer 并创建分析任务在已经打开 PCB 文件的前提下从菜单进入 Design → PDN Analyzer会弹出 PDN Analyzer 的工作界面。界面上方是分析任务列表中间是 PCB 工作区左侧是电源网络列表右侧是属性与结果栏。第一次使用建议先点 New Analysis 新建一个分析任务。分析任务会记住你选择了哪些网络、如何分配源载、使用什么网格密度相当于一个配置快照。后续板子改了再回到同一个任务里重新跑一遍就行不需要重新配置。3.2 第二步选择参与分析的电源网络在左侧网络列表中把真正需要关注的电源网络勾选上。系统会默认列出所有平面网络。这时需要注意区分相同电压但物理隔离的多块铜皮——PDN Analyzer 是按网络来分析的如果两块铜皮同属一个网络但物理上隔得很远它们会被当成同一个导体网络来求解结果会给出整体的电压分布图但你要仔细看每块区域的压降差异。我习惯按下表的方式筛选网络分析优先级网络类型案例说明必选大电流核心电源VCC_CORE、VDDQ、5V、3.3V电流大、压降预算紧最容易出问题建议主电源转换链路12V、VBATVRM 输入链路大电流经过按需模拟/参考电源AVCC、VREF电流小但精度敏感视项目精度要求决定排除小电流逻辑电源VCC_IO、PLL 供电电流太小IR Drop 几乎不影响3.3 第三步给每个网络指定源Source和负载LoadPDN Analyzer 的核心逻辑是在网络上施加电流源和负载然后求解每个节点的电位和电流密度。操作上选中一个网络后在右侧面板添加 Source 和 Load。Source一般是 VRM 输出点、电源连接器位置、DCDC 转换器的输出电感焊盘。电流从这些点注入网络。Load功耗较大的芯片电源引脚、LDO 输入、DDR 端接电阻阵列。每个负载需要填写电流值单位 A。这里最考验工程师对功耗的理解。负载电流不能拍脑袋填我的做法是先看芯片数据手册里的最大功耗和推荐工作电流然后按整板功耗预算表分摊到各个负载。比如一个 FPGA 的 0.85V 核电压总电流 20AVCC_CORE 网络可能有两个电源引脚区一个是 Cortex 硬核相关一个是逻辑阵列相关我会按约 1:1 左右拆给两个负载点。源的位置和数量同样重要。PDN Analyzer 支持给同一个网络挂多个 Source。这样的好处是模拟出 VRM 分布在多处的情况电流分配会更接近实际。3.4 第四步检查网络连通性与网格参数启动求解前Altium 会先做连通性检查。如果你在某个平面上有热焊盘Thermal Relief导致连接面积过小或者铺铜区域存在缝隙仿真会在这一步给出警告。我建议把警告当错误处理逐条点开定位因为这些问题在真实板卡上同样会造成高阻通路。网格密度方面默认参数通常能用但如果你想对某个过孔密集区、窄铜桥、BGA 扇出区看得更细可以在 Mesh 设置里对选定区域局部加密。代价是求解时间上升普通板卡可能从几十秒变成几分钟。注意均匀过度加密不仅慢还会让结果出现数值噪声反而不容易读图。3.5 第五步运行求解并保存结果确认配置没问题点 Run求解引擎开始计算。求解过程中界面会显示迭代收敛曲线正常情况曲线会快速下降并趋于平稳。如果曲线震荡不收敛多数是网格剖分时出现了奇异形状或悬空铜皮回到模型里修一下再跑。求解完成后工作区分页会列出每个网络的 IR Drop 云图、电流密度云图和过孔电流表。建议把所有结果用项目内自带的截图/导出功能保存到报告里方便传给同事审查和留档备查。注意保存的不是截图而是带工程路径的分析结果文件这样后续复盘时还能打开看原始数据。4. 读图比跑图更考验功夫IR Drop、电流密度和过载热点的判读技巧仿真程序跑完只是拿到一张彩色图真正决定设计成败的是你从图里读出什么结论。这一节我按结果类型分别讲判读方法和阈值判断经验。4.1 IR Drop 云图先找最红的点和最深的蓝IR Drop 云图通常用暖色表示压降大、冷色表示压降小。我的读图顺序是这样的先找最红区域确定压降最大值。然后用网络设定电压乘以允许误差百分比算出这条网络的压降预算对比最大值是否超标。比如 3.3V 网络允许 3% 偏差预算就是约 100mV。压降最大值如果是 80mV勉强在范围内但还要注意云图上是否有局部深红色区域——那是电流拥挤导致的热点。再看压在芯片电源引脚处的颜色。仿真结果显示 0.85V 核心电源在芯片中心引脚区域的电压为 0.827V偏差约 23mV。如果芯片要求的精度是 ±30mV这个还在范围内但因为你还没有把连接器、线缆、板对板间的压降算进去生产的批次离散性也还没算我会建议留出至少 50% 的降额空间即实际最大压降控制在预算的一半左右。读图时还要特别留意 BGA 区域。BGA 焊盘下方如果只有一层薄薄的内电层且过孔不在焊盘正下方电流从平面层进入过孔时会在焊盘边缘形成明显的电流拥挤云图上可以看到一圈圈的电压梯度。这种问题通过增加旁路过孔stitching via密度能显著改善。4.2 电流密度别等烧板才后悔电流密度云图是判断铜箔会不会过热、过孔会不会冒烟的关键。铜的载流能力跟温升有关通常工程上用 IPC-2221 标准里的经验公式来估算走线载流但对于整个平面电流密度用 A/mm² 更直观。我的经验判断标准如下常规铜厚电流密度建议控制在 10A/mm² 以内超过 20A/mm² 就属于高危区域必须优化过孔看的是过孔壁截面积一个 0.3mm 孔径、电镀厚度 25µm 的过孔导电截面大约为 pi × 0.3 × 0.025 ≈ 0.0236mm²如果仿真显示某个过孔要过 2A 电流按 3A 安全上限来看已经是偏高负载了。实际上我的大部分优化操作都源自电流密度云图。比如一块核心板3.3V 网络整体压降不高但仿真显示 BGA 电源区角落有一整排过孔电流密度明显高于周边仔细看才发现这一排过孔的扇出走线非常窄相当于把多路过孔的电流汇到了一条细线上。加大这段走线宽度、把过孔阵列横向扩展之后电流密度数值立刻降了下来。4.3 分布图的价值发现你以为连通、其实没有的隐形断点IR Drop 云图还有一个妙用——验证平面分割是否正确。有时两块同网络铜皮看起来挨在一起但中间只隔了一条细缝实际上它们之间靠过孔和底层走线连通。仿真云图能很清楚地看到电流绕行的路径如果某一侧电压明显偏低、电流绕了远路说明这里存在连通瓶颈。我有一次遇到过板内电源模块的输出到负载芯片之间压降 150mV怎么看平面都是完整一片。后来把云图放大才发现平面中间被一排密集的过孔和贯穿性布线隔成了两个区域过孔之间的空隙没有被铺铜填满形成了一个只有几毫米宽的窄桥。电流全挤在这个窄桥里压降自然大。这事靠肉眼很难在夜班审图时发现仿真一眼就暴露了。4.4 多网络联合判读电源树的整体健康度不要一个网络一个网络孤立地看。完整的电源树是 12V 进 VRM然后降到 5V、3.3V、1.8V、0.85V 等多路输出。如果每个次级网络都只在自己网络上检查压降可能会忽略前级网络压降造成的级联影响。例如 5V 网络压降达到 120mV这会导致后端 3.3V LDO 的输入电压余量变小LDO 的压差不足时输出电压精度就会下降。这种问题只有在把 5V 和 3.3V 两张 IR Drop 图放到一起看时才能意识到。所以读图阶段我习惯把整棵电源树的压降汇总成一张表格逐级核对入端电压是否满足后级要求。5. 仿真过程踩坑记录收敛失败、悬空网络与多边形选择的教训PDN Analyzer 用多了之后你会发现绝大多数仿真报错并不是工具 bug而是设计文件本身带着问题。这里记录几类我实际踩过、也帮别人排查过的坑。5.1 求解不收敛先别急着调网格有一次仿真 12V 网络求解到一半弹出不收敛警告。大多数人第一反应是加密网格我也这么试过结果除了计算时间变长之外没有任何改善。后来逐段排查发现网络里有一块很小的铺铜孤岛没有过孔、没有走线只靠热焊盘和几个同为孤岛的焊盘相连。这种孤岛在实体板子上是死铜对电流传导没贡献但在仿真模型里会变成数值求解的奇异点。处理方式很简单删除孤岛铺铜或者在 Rule 里设置去掉死铜再跑就收敛了。后来我养成一个习惯在进 PDN Analyzer 之前先用 DRC 检查一遍 Un-Routed Copper / Dead Copper 类规则把明显的死铜先清掉。5.2 网络列表里出现幽灵平面还有一次发现仿真结果里多了一块颜色完全异常的电压区域但实际板子上并没有对应的电源网络。查了一下是 PCB 里有一块属于 GND 的铺铜被我用 Line 分割后Altium 自动给它命名成了类似 GND_1 的衍生网络。PDN Analyzer 在网络列表中把我没有指定源载的 GND 网络也纳入了仿真由于没有源求解结果就显得很怪异。这个问题的教训是分析前必须检查网络列表把不需要参与分析的 GND 或数字地网络全部取消勾选。GND 网络分析本身有价值但它必须和源载配置配合否则结果没有物理意义。如果你要分析地平面的压降通常是给 GND 网络的源设在 VRM 接地端负载设在芯片地引脚而不是让系统自动把它当成一个孤立网络。5.3 铺铜方式对结果的影响Solid Region vs Polygon PourAltium 里铺铜有两种常见方式Polygon Pour 和 Solid Region。PDN Analyzer 对两者都能做计算但结果会有细微差异。Polygon Pour 在重铺铜后会自动适应 DRC 规则避让过孔、走线等这会形成大量细小的镂空和半岛形状。Solid Region 则是完全自定义的实心区域避让规则由你手动控制。对于功率平面我强烈建议用 Solid Region 或者把 Polygon Pour 的 Thermal Relief 关闭因为热焊盘连接会显著减小导电连接面积仿真和实际都会出现那里压降偏大的现象。有一个非常典型的例子某板子的 5V 网络平面面积巨大但仿真压降比预期高一倍。对比检查后发现平面和多个直插电容焊盘的连接方式全是热焊盘每个热焊盘只通过四根小铜条连接。大量焊盘并联后等效电阻被拉高了。改成全连接Direct Connect之后压降恢复到了正常水平。热焊盘在手工焊接时确实方便但在大电流场景下它会成为隐形电阻这个权衡一定要在布局阶段想清楚。5.4 过孔阵列不是越多越好但要防空心化很多人一看到电流密度超标就猛加过孔。加过孔确实能分流但要注意过孔放置的位置和形态。如果过孔阵列排成一条直线电流从平面一侧流向另一侧时中间过孔承担的电流会明显大于两端形成中间堵车效应。更好的做法是在电流路径上均匀铺开二维阵列并在 BGA 电源区下方做栅格状布置。另外注意不要把过孔打在平面被分割的窄缝里。我有一次为了提高 3.3V 和 1.8V 之间的隔离度把平面分割得很窄然后在分割线附近打了一排过孔做缝合结果仿真显示过孔把两个平面的电流路径搅在了一起增加了意外的回流路径EMI 风险反而变高了。后来调整了分割线位置把缝合过孔移到远离敏感区域的地方才好。5.5 更新设计后必须重跑别用旧报告交差还有一个管理层面的坑PDN Analyzer 的分析结果是和 PCB 设计文件的当前状态绑定的。如果你后续调整了平面分割、换了层叠、改了过孔阵列哪怕只是移动了几个电容旧的仿真结果都不能再代表当前设计。我见过有人拿上一版的仿真截图去评审当前版本的板子评审专家问了一个关键问题图中这颗新加的负载芯片为什么没有压降信息场面一度很尴尬。所以我的项目流程里PDN 仿真会跟着投板前的设计 Freeze 版本走每次改版必须重跑并存档对应的分析文件。做电源完整性不是一锤子买卖它是随设计变化的体检指标。6. 从仿真能跑到设计能过优化手段与验证闭合仿真的终点不是一张好看的云图而是让设计在生产前达到可接受的电源质量。这一节讲一些我常用的优化路径以及仿真之后如何闭环验证。6.1 压降超标时按性价比排序动手当 IR Drop 云图显示某个网络压降超标我的优化顺序一般是检查有没有孤立电源岛或窄桥这是成本最低的修复改一下铺铜形状就能解决。增加电源平面的厚度比如把 0.5oz 内电层改为 1oz。厚度翻倍电阻减半这是最直接的收益。代价是层叠成本略增但相对返工来说微乎其微。调整源载位置和数量让电流注入点更靠近大电流负载。例如 VRM 输出电感到负载距离过远时可以重新规划布局或者在负载旁边增加辅助电源输入连接器。增加过孔阵列的密度和分布范围改善平面间电流垂直换层路径。以上手段可以组合使用但要避免过度优化。比如一块消费级板子5A 的 3.3V 网络压降 60mV在全负载下其实离 3% 预算还有距离就不需要为了把 60mV 压到 20mV 去把整层铜厚升级到 2oz成本和可制造性都会受影响。6.2 电流密度过高的修复逻辑电流密度高意味着局部电流太集中。最直接的解决思路是让电流路变得更宽、更多——加宽走线、扩大铺铜、增加过孔和并联路径。如果是过孔温度过高则要核对过孔孔径和电镀铜厚。0.2mm 机械钻孔配上标准电镀 20~25µm载流能力有限。改用 0.3mm 或 0.4mm 孔径、加厚电镀或者用更大直径的散热过孔都有明显改善。不过改变孔径会影响制板厂钻孔工艺要提前和 PCB 供应商确认极限。如果是 BGA 引脚区的电流拥挤优化的重点在于扇出方案。直接打孔到内电层的方案优于先走线再打孔电源引脚对应的内电层保留足够的铜面不要因为布线通道而把铜皮切得太碎。6.3 仿真与实测如何对上账仿真做得再漂亮最终还是要跟实测对照否则就是自娱自乐。我的验证流程是先在空载仅 VRM 输出不加负载状态下测试板卡的电源电压把基准校准确认下来。然后用电子负载或者高功耗测试程序拉载在芯片电源引脚附近用万用表毫伏档或者示波器 DC 耦合测电压对比仿真中对应点的压降。实测值通常会比仿真值略高原因包括连接器和线缆的接触电阻、电镀厚度下限偏差、温度导致的铜电阻率上升。如果实测压降与仿真偏差在 20% 以内说明仿真模型可信如果偏差超过 50%就要回头查层叠参数和铺铜连接方式了。我之前做过一块板子仿真显示 VCC_CORE 压降 35mV实测 48mV。排查后发现问题出在过孔电镀厚度制板厂反馈说由于孔径较小实际电镀厚度只有 18µm比我设定值薄了不少。拿到这个反馈后我把后续设计的过孔孔径扩大、并在制板说明里明确电镀最小厚度要求之后的板子实测和仿真就基本对得上了。6.4 把 PDN 分析嵌入团队协作流程评审、版本、归档最后给打算把 PDN 分析正式化、团队化的朋友一些流程建议。不要让 PDN 仿真变成个别工程师的兴趣活动。更好的做法是把它写进项目开发流程的检查项里在 PCB Layout 完成、投板评审之前PDN 分析结果作为评审材料的一部分。给每个功率网络设好目标压降、目标电流密度阈值评审时直接对照结论打勾。归档方面除了仿真截图记得把分析任务文件和对应版本的 PCB 工程文件一起保存。这样如果后面量产阶段出现电源问题还能回溯到当初的设计状态快速判断是设计余量不足还是生产工艺偏离。电源完整性的意义在于提前知道问题而不是等产品从客户现场退回再来分析。PDN Analyzer 这个工具虽然只算直流部分但恰恰是直流问题最容易在样机阶段被忽略也最容易在量产阶段大规模爆发。我个人在实际项目中的体会是IR Drop 和电流密度分析花的时间不多但每一次认真做都能发现至少一到两个肉眼盲区。把这些盲区在投板前堵住那种踏实感比多写十页设计文档都值。
