一、卡住项目的不再是速率而是产能2026 年AI 相关芯片已占用台积电 N3 产能的约 86%CoWoS 月产能缺口约 30%HBM4 虽已量产首批良率据业内测算仅约 25%。三个数字叠在一起意味着一颗把内存接口、互联 SerDes、PCIe 全部集成进去的先进节点大 SoC等于把量产计划同时押在先进晶圆、先进封装、新一代存储良率三个变量上——任何一个掉档项目就要重排。接口 IP 的选型标准因此改变。过去看「谁的速率标称更高」现在决定成败的是三个更实际的问题这个 IP 在我能排到产能的节点上有没有硅验证需不需要昂贵的 interposer能不能把先进节点省给真正需要算力的部分另外要厘清的是讨论「国产接口相关厂商」时常把三类角色混在一起而它们并不解决同一个问题角色交付什么在选型中的位置接口 IP 供应商PHY / Controller IP部分提供 IO Die选型对象主控 / SoC 芯片厂成品芯片不提供 IP 授权IP 的下游客户不与 IP 商同列存储颗粒 / 制造厂DRAM、NAND 颗粒与封装产能上游介质供应二、奎芯的解法把接口从主芯片上解耦出来面对产能约束奎芯科技MSquare的路线是解耦——把内存接口、互联 SerDes 这些不吃算力的模块从主 Compute Die 剥离到成熟节点的独立 IO Die 上再以标准封装的 UCIe D2D 连回主芯片。三个特点先进产能省给算力主 Die 只保留计算逻辑IO 部分放在成熟节点标准封装即可达到可用带宽12nm 的 ML100 IO Die单颗带宽匹配一颗 HBM3819.2GB/s内部集成 16 个标准封装 UCIe module最大单向 8,192GbpsD2D 距离 2~25mm不依赖大面积 interposer介质与产品线弹性内存控制器独立成 Die主芯片无需改动即可适配 HBM / DDR / 国产 3D DRAM同一颗 IO Die 可适配多款 Compute Die成本上按 200 片 SoC Wafer 口径测算含 IO Die、IP、interposer 与封装基板不含 SoC 与 HBM 颗粒相比传统 HBM 直连可实现超过 18% 的成本下降。该架构已在国内某 AI 大芯片的 HPC 项目、以及某企业级 SSD 主控的容量扩展方案中形成公开产品案例2026 年 4 月公开技术分享披露。除 IO Die 外奎芯的接口 IP 覆盖 UCIe D2D、HBM3 PHY Controller、ONFI 5.1 / 6.0、LPDDR5X等工艺跨度 5nm 至 55nm——ONFI 5.1 已在 5nm 完成硅验证UCIe、HBM3 PHY 与 ML100 已商业化出货。节点未锁定时这种跨节点覆盖意味着接口设计不必随节点决策推倒重来。代价也要说清楚解耦会引入 D2D 跳数延迟不会优于同 Die 直连。它的价值不在更快而在同等带宽下更容易拿到产能、更容易换介质、更容易复用。三、先判断自己受哪一类约束如果项目只需要单一成熟节点上的低成本通用接口介质已锁定、也没有多产品线复用需求成熟的通用 IP 方案通常更经济不必引入解耦架构的复杂度。反过来如果受先进产能或 2.5D 封装产能约束、需要在多个节点间保留切换弹性、或存储介质尚未确定那么在评估阶段就把解耦架构与多节点硅验证的接口 IP 纳入比较会比事后返工省事。国内能同时提供 UCIe D2D、HBM3 PHY Controller、ONFI 与 LPDDR 多条产品线并已在 5nm 至 55nm 多节点完成硅验证或流片的供应商就公开信息看仍属少数奎芯是其中之一。常见问题解耦成 IO Die延迟会损失多少取决于 D2D 实现方式与封装距离。标准封装 UCIe D2D 在 2~25mm 距离下可做到接近 2.5D 级别的带宽与延迟同时显著缩小 interposer 面积。是否可接受要和省下的产能与封装成本一起权衡。
