如果你正在学数电或者刚拿到一份“加法器与译码器”的实验任务我猜你大概会在网上搜这些东西3线-8线译码器、74LS138引脚图、全加器真值表、行波进位加法器延迟计算。这些都是这门课里绕不开的硬骨头也是考试、实验报告、甚至硬件岗位面试里出现频率最高的组合逻辑模块。我以前带实验课的时候几乎每届都有同学卡在同一个地方芯片明明接了电源输出却死活不对或者仿真波形很完美上了实验板就翻车。这篇文章我打算把加法器和译码器放在一起讲透。从真值表怎么推出来的到芯片该怎么接线再到Verilog怎么写、仿真怎么调一条线走下来。为什么要把这两个模块放在一起因为它们是组合逻辑电路里最典型的两个代表一个做算术运算一个做代码转换和地址译码把这两个吃透组合逻辑设计的基本套路你也就掌握了大半。而且很多学校的数电实验里两者是联合出现的——用3线-8线译码器去实现一个全加器——所以放在一起讲效率最高。内容适合三类人正在赶数电实验报告的学生准备笔试面试的考研党或求职者以及想补一补硬件基本功的入门工程师。我会尽量把原理讲得接地气也会把实验台上那些没人写进教材的坑给扒出来。1. 加法器与译码器数电组合逻辑的两根支柱1.1 这两个模块为什么是学习数电的必经之路数电这门课前半部分核心就是组合逻辑。组合逻辑的特点是没有记忆功能输出只取决于当前输入对应到电路上就是一堆门电路连在一起信号从输入到输出只走一条“组合路径”。加法器和译码器恰好代表了组合逻辑的两种典型问题一个是“实现算术运算”一个是“实现映射选择”。先看加法器。加法的本质是“逐位相加低位进位向高位传递”这个动作在CPU的ALU里每天都在发生。你用的手机、电脑无论多复杂底层算加减乘除追到最基础就是一位全加器。所以数电教材里半加器、全加器、行波进位加法器、超前进位加法器这一串内容实际上是帮你建立一条从逻辑门到运算部件的思维链。再看译码器。译码器解决的是“编码还原”的问题给你一组二进制码把它翻译成对应的输出线有效。典型场景是内存地址译码——CPU给出一串地址译码器负责选中对应的存储单元还有数码管显示把BCD码变成七段码点亮数字。3线-8线译码器74LS138是这门课的“劳模芯片”任何一个数电实验箱上都有它的位置。很多同学学这两个模块的时候觉得是分开的知识点但其实它们共享同一套底层语言——最小项。全加器的输出可以写成最小项之和译码器的每个输出恰好对应一个最小项。理解了最小项你就理解了为什么“用译码器实现任意逻辑函数”这种题目会出现在作业里译码器本身就是一个“最小项发生器”你只要把需要的最小项用门电路凑出来就行。1.2 不同目标的读者应该把重心放在哪里如果你是在校学生需要交实验报告重点放在第三章和第四章译码器怎么接线、用138实现全加器时与非门怎么连、实验报告里的真值表怎么填。这部分是实验台上真正会考你的东西。如果你在准备笔试面试重点放在第二章的延迟分析和第四章的Verilog实现。面试官喜欢问“行波进位加法器和超前进位加法器的区别是什么”“4位超前进位加法器的进位表达式怎么写”这类问题看起来基础但很多人答不完整。还喜欢拿“用3线-8线译码器实现一个全加器”当手撕题考察你对最小项和低有效输出的理解透不透。如果你是硬件入门工程师可以重点看并行前缀加法器那一节。Brent-Kung这种结构在实际IP设计里经常出现和Verilog仿真注意点放在一起看对你之后写RTL会有帮助。2. 加法器从半加器到并行前缀的演进之路2.1 半加器与全加器从真值表到逻辑表达式先讲最基础的半加器。两个一位二进制数A和B相加不考虑低位进位输出本位和S和进位C。真值表只有四行ABSC0000011010101101看表就知道S就是异或C就是与。所以半加器只需要一个异或门和一个与门S A ⊕ BC A · B这个很简单但半加器有个致命问题它没有进位输入端。多位二进制相加的时候第1位的进位要送到第2位参与运算半加器根本接不住这个进位。所以实际电路里用的是全加器。全加器有三个输入A、B和低位进位Cin输出本位和S与进位Cout。真值表八行我建议你别背自己推一遍S A ⊕ B ⊕ CinCout A·B (A⊕B)·Cin第二个式子值得多说两句。它把进位分成两个来源一个是“我自己产生的进位”——A和B都为1时不管Cin是几进位都一定产生这一项叫生成项另一个是“我帮忙传递的进位”——A和B中有一个为1Cin进来是1我就把它传出去这一项叫传播项。这个“生成/传播”的划分就是后面超前进位加法器的核心思想你现在看到这个式子后面会感谢我让你多看了它一眼。用卡诺图也能化出另一种形式Cout A·B A·Cin B·Cin。这个式子适合用与门和或门直接搭但不太适合做超前进位展开。设计可扩展的加法器时通常选带异或的形式因为S本来就要用异或电路可以复用。2.2 行波进位加法器级联简单但延迟感人有了全加器要算n位二进制加法最直接的办法就是把n个全加器串起来每一位的Cout接到下一位的Cin。这就是行波进位加法器Ripple Carry Adder名字很形象进位信号像水波一样从最低位一级一级“荡”到最高位。用4位加法器举例最低位全加器的Cin接外部进位输入通常是0最高位的Cout就是整个加法器的进位输出。每一位的和是独立产生的但关键是高位要等低位的进位传上来才能算对。意味着最坏情况下C0要经过4个全加器的进位链才能传到C4。一位全加器的进位输出从输入到输出大约经过两级门延迟。所以n位行波进位加法器的进位延迟粗略估算就是2n级门延迟。4位是8级32位就要64级这在高速电路里是没法接受的。你去看CPU的加法器绝对不会用行波进位就是这个原因。但行波进位加法器也有它的价值结构规整、面积小、容易理解。考试经常拿它出计算题——“求4位行波进位加法器的最坏传播延迟”你要是知道进位链延迟公式加最终和产生的开销基本就能答对。实验课上也推荐用行波进位理解进位这个概念先跑通功能再谈性能。2.3 超前进位加法器把进位提前算出来行波进位慢是因为每个全加器都在等前一级的Cout。那能不能甩开这种逐级传递直接把高位的进位用低位输入算出来这就是超前进位加法器Carry Look-ahead AdderCLA的思路。用刚才说的生成项和传播项来定义G_i A_i · B_i第i位产生进位P_i A_i ⊕ B_i第i位传播进位那么第i位的进位可以写成C_(i1) G_i P_i · C_i这个式子和全加器的进位表达式一模一样但关键在下一步把C_i继续展开C_(i1)就能写成只跟A、B和C0有关的表达式。4位超前进位展开出来是这样C1 G0 P0·C0C2 G1 P1·G0 P1·P0·C0C3 G2 P2·G1 P2·P1·G0 P2·P1·P0·C0C4 G3 P3·G2 P3·P2·G1 P3·P2·P1·G0 P3·P2·P1·P0·C0这些式子每一项都是“与”完了再“或”所以所有位的进位几乎同时产生进位延迟从2n降低到常数级别——大约三级门延迟一级算G和P一级算与项一级算或项。代价呢电路复杂度和门的扇入急剧增加。你看C4的式子最后一项有5个变量相与门的输入脚多得离谱。所以实际芯片不会把超前进位做到很宽通常4位一组组内超前进位组间再用行波或二级CLA连接。这就是“面积换速度”的典型例子。2.4 并行前缀加法器以Brent-Kung为例超前进位加法器虽然快但位数一高门的扇入扇出会爆炸布线也困难。于是出现了并行前缀加法器Parallel Prefix Adder家族Sklansky、Kogge-Stone、Brent-Kung都是这一族。它们把进位计算抽象成一种可合并的运算用树形结构并行算出所有进位。近几年北邮、广工这类学校的数电实验里都开始加这些内容热搜里出现的brent-kung并行前缀加法器就是这么来的。核心是定义“前缀运算”。还是用G和P定义一种合并运算符o把相邻两段的进位信息合并(G, P) (g1, p1) o (g0, p0) (g1 p1·g0, p1·p0)这个式子意思很直观如果从低位段到高位段整体能否产生进位——要么高位段自己产生要么高位段传播且低位段产生整体能否传播进位——两段都传播。有了这个可结合的o运算就能构造一个前缀网络并行地算出所有C_i。Brent-Kung网络是这个族里面积最省的之一它先用大约log2(n)级向上合并再用大约log2(n)级向下广播总共大约2log2(n)-2级。相比Kogge-Stone那种全是长连线的结构Brent-Kung的布线更规矩面积更小但级数稍多一些在追求低功耗和规则布局的设计里很常见。你在Verilog里写32位加法器综合工具通常会自动选择类似并行前缀的结构不需要手动搭这个网络。但如果你在准备面试最好能说出“Brent-Kung用较少面积实现对数级进位延迟”这个结论同时能画出它的基本拓扑。网上这类图很多建议找一张对照着看文字描述很难替代那个树形结构在你脑子里形成的画面。2.5 运放加法器与数字加法器的边界搜索“加法器”的时候你一定会看到“运放加法器”“同向加法器”这些词。这里必须提醒一句那是模拟电子技术的内容跟数电里讲的二进制加法器完全是两回事。运放加法器是用运算放大器搭的模拟求和电路典型就是反相加法器输出电压等于各输入电压按电阻比例加权求和Vout -Rf × (V1/R1 V2/R2 ...)。它的输入输出是连续电压解决的是“多路模拟信号叠加”的问题常见于音频混音、信号调理电路。数电的加法器处理的是离散的0/1逻辑电平有明确的真值表有进位传递最终服务于二进制算术运算。两者可以说除了名字里都有“加法”两个字没有任何共同点。学数电的时候别被搜索词带偏看到“加法器”先确认是“二进制加法器”还是“运放求和电路”这能省下不少迷惑的时间。3. 译码器从真值表到任意逻辑函数3.1 3线-8线译码器的功能与使能控制译码器是组合逻辑里的另一座大山。n线输入的二进制译码器有2^n个输出每个输出对应一个最小项。n3就是3线-8线译码器只需3位输入就能唯一选中8个输出中的一个。74LS138是这个功能的经典芯片几乎所有数电实验箱上都有它。74LS138的引脚功能我先给你捋清楚输入A、B、C其中C是最高位也常标为A2、A1、A0输出Y0~Y7注意是低电平有效即被选中的输出为0其余为1使能端G1高有效G2A非和G2B非低有效正常工作时必须满足G11、G2A0、G2B0三个条件同时成立芯片才会译码。任何一个不满足所有输出都为高电平因为低有效相当于全部无效。这个使能逻辑是考试和实验的常客经常被用来做级联扩展。功能表简化如下CBAY0Y1Y2Y3Y4Y5Y6Y7000011111110011011111101011011111.................................因为输出是低有效所以功能表里被选中的那一位写0其他全写1。做实验时如果你用LED观察输出LED一端接VCC、另一端接输出引脚那么被选中的引脚为0LED才会亮。很多第一次接触138的同学在这里犯迷糊明明输出“有效”LED却不亮因为没搞清低电平有效的方向。3.2 用74LS138实现全加器低有效输出的门电路变换译码器既然能产生全部最小项那用它实现逻辑函数就是“挑选最小项再合并”的过程。以用138实现全加器为例这是数电实验里最经典的组合题。全加器输出和进位分别是最小项之和S Σm(1, 2, 4, 7)Cout Σm(3, 5, 6, 7)直接把输入A、B、Cin接到138的A、B、C三个输入那么每个Y输出就对应一个最小项的非。我们真正需要的是m1、m2、m4、m7在138的引脚上对应Y1、Y2、Y4、Y7这些输出。因为138的输出是低有效Y_i (m_i)非我们没法直接拿“与”来合并最小项需要把表达式变一下形。S的最小项之和可以写成S m1 m2 m4 m7 ((m1)非 · (m2)非 · (m4)非 · (m7)非)非括号里的每一项正好就是Y1、Y2、Y4、Y7低有效输出本身就是m的非所以S就等于这四个输出相与非。用一片双四输入与非门74LS20就能实现。同理Cout ((Y3)非 · (Y5)非 · (Y6)非 · (Y7)非)非把Y3、Y5、Y6、Y7接进四输入与非门输出就是进位。这就是“译码器与非门”实现任意组合逻辑的通用套路先把函数写成最小项之和再把对应输出接进一个与非门完成。这里有个容易错的地方如果你定义输入顺序不同比如把Cin接到C端最小项编号会变对应的引脚选择也要跟着变。实验前先列好真值表把每个最小项和芯片引脚对上再动手接线能省不少返工时间。3.3 级联扩展两片138拼出4线-16线一片138只有8个输出要译码4位输入得到16个输出怎么办答案是用两片138级联。关键是利用好使能端。方法很简单4位输入设成D3、D2、D1、D0其中D3是最高位低位片负责D30时的输出对应输出Y0~Y7把D3直接接到低位片的G2A非高位片负责D31时的输出对应输出Y8~Y15把D3经过一个反相器后接到高位片的G2A非两片的G1接VCCG2B非接地D2、D1、D0同时接到两片的C、B、A输入原理是这样的G2A非低有效当D30时低位片的G2A非为0芯片使能正常译码同一时刻高位片的G2A非为1经过反相器芯片被禁用全部输出为高。当D31时角色互换高位片工作低位片被禁用。两片输出合在一起就构成了16选1的译码器。动手接线的时候最容易出的问题就是忘记给G2B非接地。还有同学把G1接到了GND导致芯片怎么都不工作。我的建议是接线前把使能端的三个条件写在纸上——G11、G2A非0、G2B非0——每接一根线对着检查一遍这个小习惯能帮你避免80%的低级错误。3.4 显示译码器4511与数码管的配合说译码器还有一个学生特别喜欢搞混的芯片——4511。3线-8线译码器138和显示译码器4511都是“译码器”但干的事完全不一样138是把二进制码翻译成“2的n次方选1”的输出线4511是把BCD码翻译成七段数码管的段码。考试和实验里经常有人写“用74LS138驱动数码管”这是概念错误。138的输出是8根线和七段数码管对不上根本没法直接点数字。4511是BCD-七段锁存译码驱动器输入是4位BCD码DCBA输出是a~g七段驱动信号高电平有效只能驱动共阴极数码管。它三个控制引脚很有意思LT非是灯测试拉低时所有段全亮BI非是消隐拉低时全灭LE是锁存使能为高时数据被锁存输入变化不影响输出。正常显示数据时要让LT非1、BI非1、LE0。实验时驱动共阴极数码管记得每个段都要串一个330欧姆左右的限流电阻。数码管内部是LED不串电阻的话段电流会很大轻则亮度刺眼重则直接把段驱动端烧掉。很多同学图省事不串电阻短时间看没问题实验做久了芯片就“莫名其妙”坏了其实都是这么报废的。4. 实验与仿真把原理搬上实验台4.1 74LS138译码器实验的标准接线流程很多学校的数电实验第一课就是“3线-8线译码器”广工的实验安排里这个也是必修。我按自己在实验台上踩过的坑整理一个标准流程照着做基本能一遍过。第一步芯片定位。74LS138是16脚DIP封装半圆缺口朝上左下角是1脚右上角是16脚VCC8脚是GND。先把芯片插到面包板上确认没有插反再考虑接线。第二步接电源和地。VCC接5VGND接0V。这里强调一下面包板的电源轨上下两排通常不连通如果你元件的VCC和GND分别从上下两排接中间要用跳线把两排短起来。这是面包板上最经典的低级错误电源没到芯片其他都是白搭。第三步接使能端。G1接VCCG2A非和G2B非接GND。三个使能端同时满足条件芯片才处于译码工作状态。我见过有同学只接了G1忘了接地G2A非结果输出全部高电平还以为是芯片坏了。用万用表量一下其实就发现了。这也是调试时第一个要检查的点。第四步接输入。把A、B、C三个输入引脚分别接到三个拨码开关或跳线帽上通过开关切换高低电平。拨码开关不带锁的话要注意共地开关的一端接引脚另一端接VCC或GND不能悬空。第五步接输出观测。输出Y0~Y7各接一个LED。LED接法有讲究因为138输出低电平有效所以LED的正极通过限流电阻接VCC负极接输出引脚。这样输出为0时LED亮输出为1时LED灭。拨动输入开关你就能看到对应位的LED单独点亮其他全灭。接完电逐组验证8种输入组合记录下真值表实验报告的数据就齐了。4.2 加法器与译码器的联合实验用138搭一个全加器很多学校的数电实验会把加法器和译码器放在一起考任务就是“用74LS138和74LS20实现一位全加器”。这题看着唬人实际操作起来并不复杂但有个大前提是你得先把输入顺序列清楚。输入用A、B、Cin三个信号按顺序接到138的C、B、A。这里建议你画一张真值表把输入二进制数当作三位数算好每一位的最小项编号再对应到Y引脚。比如A1、B0、Cin1时三位二进制数是101对应十进制5所以等效为选中m5在引脚上就是Y5。真值表列完你会发现S对应Y1、Y2、Y4、Y7这四个输出组合Cout对应Y3、Y5、Y6、Y7。然后取一片74LS20双四输入与非门。74LS20一个封装里有两个独立的四输入与非门正好一个用来产生S一个用来产生Cout。把门1的四个输入分别接Y1、Y2、Y4、Y7输出就是S把门2的四个输入接Y3、Y5、Y6、Y7输出就是Cout。接下来就是逐项验证。把A、B、Cin从000拨到111观察S和Cout的LED状态对照全加器真值表核对。如果某一项不对先别急着拆线用万用表量一下对应Y引脚的电压——是138那边错了还是与非门这边错了一量便知。我自己做过很多次类似实验最大的经验是整个电路里最有可能出问题的不是逻辑设计而是引脚接错尤其是Y7这种和电源脚相邻的引脚短路风险很高。4.3 Verilog实现与Testbench仿真除了搭面包板数电学习现在也离不开Verilog和仿真。我给出几个最常用的模块代码可以直接拿来跑仿真。半加器module half_adder ( input a, input b, output s, output c ); assign s a ^ b; assign c a b; endmodule全加器module full_adder ( input a, input b, input cin, output s, output cout ); assign s a ^ b ^ cin; assign cout (a b) | (a cin) | (b cin); endmodule4位行波进位加法器例化4个全加器即可module rca_4bit ( input [3:0] a, input [3:0] b, input cin, output [3:0] s, output cout ); wire [3:0] c; full_adder u0 (a[0], b[0], cin, s[0], c[0]); full_adder u1 (a[1], b[1], c[0], s[1], c[1]); full_adder u2 (a[2], b[2], c[1], s[2], c[2]); full_adder u3 (a[3], b[3], c[2], s[3], cout); endmodule3线-8线译码器低有效输出module decoder_38 ( input [2:0] in, output [7:0] out_n ); assign out_n ~(1 in); endmodule仿真Testbench我给你一个最小可用的模板。这个很关键因为很多同学写仿真的时候容易卡在initial块和时序控制上timescale 1ns / 1ps module tb_decoder_38; reg [2:0] in; wire [7:0] out_n; decoder_38 dut ( .in (in), .out_n (out_n) ); integer i; initial begin for (i 0; i 8; i i 1) begin in i; #10; end $finish; end initial begin $monitor(in%d out_n%b, in, out_n); end endmodule仿真讲义里我特别提醒几点。第一initial块里给reg型变量赋值in别声明成wire不然编译会报错。第二别落下timescale有些仿真器没有它也能跑但时间单位默认会有问题代码规范起见还是写上。第三for循环加不加begin end都行但如果里面有两条以上语句就必须加养成习惯都加上更安全。第四$finish必须写否则仿真会一直跑下去有的同学点“Run All”之后界面看起来卡死了就是没加这个。仿真观察的重点对译码器要看到out_n只有对应位为0其他全为1对4位加法器要给几组有进位的测试向量比如a4b0111、b4b0001看结果是1000且cout0再试a4b1111、b4b0001看s0000且cout1这是边界情况最容易暴露逻辑错误。5. 常见问题与避坑记录5.1 芯片没反应先查这四个地方实验台上最常见的场景一切按图接好上电拨动输入LED一个都不亮。遇到这种情况别急着拆线重接按顺序排查。第一查电源。用万用表直流档量芯片VCC和GND之间的电压应该是5V左右。如果是0V说明电源没到芯片检查面包板电源轨是否断裂、跳线是否插牢、正负极是否接反。第二查使能端。对138来说G1必须是高电平G2A非和G2B非必须是低电平。用表量一下这三个脚的对地电压任何一个是错的输出就全为高。第三查输入引脚。拨码开关拨到“1”之后量输入引脚确认电压确实变了很多开关接触不良看起来拨了其实没通。第四查LED接法。输出低电平有效LED要接在VCC和输出引脚之间如果你把LED接反了或者串到了GND和输出之间逻辑对但亮灭就反了。这四步走完八成问题都能定位。如果全查完还是没反应换一片芯片试试——实验箱上的芯片被反复插拔偶尔碰到坏的也正常。5.2 输出毛刺与竞争冒险组合逻辑电路有个天生毛病叫竞争冒险。用138实现逻辑函数时输入信号从一组值跳变到另一组值各位变化速度不一样可能导致输出出现一个极窄的错误脉冲这就是毛刺。举个例子输入从011跳变到100理论上应该从选中Y3变成选中Y4。但如果C位先变了、B位后变中间瞬间可能出现过001或010的中间状态对应的Y1或Y2会短暂输出低电平。如果你用这些输出做逻辑合并就可能出现一个不该有的窄脉冲。我的处理建议分三个层次。如果只是实验验证功能眼睛和LED看不出毛刺基本不影响。如果要写报告或做更严谨的验证可以尝试在输出端加一个几十到几百皮法的电容吸收毛刺或者用示波器看波形确认毛刺宽度。如果是在正式设计里最稳妥的办法是加一级寄存器让组合逻辑的输出经过时序逻辑打一拍再使用这是工程上最常见的做法。5.3 仿真和实验板结果对不上的原因很多同学仿真跑得好好的上实验台就不对。不是你的设计错了而是仿真模型和物理世界有差距。仿真里没有延迟信号是理想的实验板上每个门都有几十纳秒的延迟输入线有电容电平还会受干扰。最常见的一种“不一致”仿真里138输出低电平有效对应LED应该是亮的但实验板上你看到的却是灭的。这通常不是芯片问题而是LED接法问题。仿真只告诉你逻辑值不会管你LED怎么接。前面说过138输出低电平时LED接在VCC和输出之间才亮如果你把LED接在输出和GND之间就要高电平才亮和芯片的低有效输出正好相反。做实验前先想清楚这一层。还有一种情况是输入悬空。仿真里悬空会被当成不确定值X但实验板上TTL输入悬空通常会被内部上拉读成高电平有时候读成低时好时坏。所以实验时所有输入引脚必须接明确的高或低不要用“手摸”的方式给电平。这也是为什么实验箱上的输入都带拨码开关或跳线帽。5.4 考试和面试里最容易被问倒的细节最后整理几个高频考点和易错点考前过一遍很有用。易错点正确理解常见坑全加器与半加器的区别全加器有Cin输入能处理低位进位回答时漏掉进位输入行波进位加法器延迟进位逐级传递延迟与位数成正比只算最终和忘了进位链G、P定义GA·BPA⊕B或AB不同教材P定义不同答题先说清楚138实现逻辑函数输出低有效用与非门合并最小项直接用与门导致输出反相译码器使能条件G11G2A非0G2B非0少算一个使能端4511与138的区别4511是显示译码器138是二进制译码器概念混用还有一个经常出现在手撕题里的问题用两个半加器搭一个全加器。做法是第一个半加器算A和B的异或与进位第二个半加器把初步结果和Cin相加最后用一个或门把两个进位合并。很多同学画到第二步就忘了或门导致进位输出丢了一个来源。这种题考的就是你对进位传播的理解扎不扎实。另外提醒一点写超前进位表达式时最后作答前先把你用的P定义写清楚。如果PABC4展开的最后一项是P3P2P1P0C0这没问题如果PA⊕B同样成立因为当AB1时G项已经覆盖了进位产生的情况。两种定义都能用但推导过程最好自洽别混着用让阅卷人挑出毛病。我自己带实验这些年发现一个规律凡是能把加法器和译码器这套东西亲手在实验台上调通、能解释每一个引脚为什么那样接的同学后面学时序电路的时候普遍不费劲。因为它们背后其实是同一件事——把抽象的布尔函数变成具体的电路连接。所以如果你现在正被这两个模块折磨我建议你多花点时间在面包板上把每个功能表对应的引脚电压都量一遍动过手之后再看那些概念会很不一样。最后再啰嗦一句任何芯片都别带电插拔断电接线上电检查这是我见过实验事故最多的一步。
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